面向雷達(dá)應(yīng)用的粗粒度可重構(gòu)處理器中數(shù)據(jù)緩存結(jié)構(gòu)設(shè)計(jì).pdf

1、可重構(gòu)處理器兼具高性能和靈活性，特別適合于實(shí)現(xiàn)雷達(dá)信號(hào)處理等并行性高、數(shù)據(jù)量大的計(jì)算密集型應(yīng)用。然而，為了滿足雷達(dá)應(yīng)用日益增長(zhǎng)的高性能要求，粗粒度可重構(gòu)處理器中的計(jì)算資源成倍增加。可重構(gòu)處理器的并行計(jì)算資源在進(jìn)行運(yùn)算時(shí)，需要同時(shí)從片上存儲(chǔ)中讀取數(shù)據(jù)，會(huì)頻繁地出現(xiàn)訪存沖突現(xiàn)象，而訪存沖突會(huì)導(dǎo)致片上數(shù)據(jù)訪存時(shí)間變長(zhǎng)、訪存性能低，從而影響可重構(gòu)處理器的工作性能。因此，設(shè)計(jì)合理的片上數(shù)據(jù)緩存結(jié)構(gòu)以及高效的片上數(shù)據(jù)緩存管理機(jī)制對(duì)于提高可重構(gòu)處理器

2、的工作性能具有非常重要的作用。
　　本文從雷達(dá)核心算子的訪存特性入手，針對(duì)面向雷達(dá)核心算子的粗粒度可重構(gòu)處理器中數(shù)據(jù)訪存沖突造成的問(wèn)題，設(shè)計(jì)了片上層次化的緩存結(jié)構(gòu)，并提出了一種基于多存儲(chǔ)體的線性步長(zhǎng)可變的數(shù)據(jù)緩存管理機(jī)制。(1)本文分析了雷達(dá)核心算子的數(shù)據(jù)訪存過(guò)程，總結(jié)了雷達(dá)核心算子數(shù)據(jù)訪存的兩大特性:數(shù)據(jù)訪問(wèn)并行性和一維規(guī)整跳步性。(2)從兩方面著手對(duì)片上數(shù)據(jù)緩存管理機(jī)制進(jìn)行了設(shè)計(jì)與優(yōu)化:硬件結(jié)構(gòu)方面，通過(guò)在可重構(gòu)處理器中的各個(gè)

3、計(jì)算陣列間設(shè)置多個(gè)存儲(chǔ)單元形成共享的存儲(chǔ)體簇，并通過(guò)理論分析和C模型仿真，對(duì)存儲(chǔ)體數(shù)目進(jìn)行了評(píng)估;管理機(jī)制方面，建立了計(jì)算陣列與各個(gè)存儲(chǔ)體之間可配置的邏輯映射關(guān)系，降低了多個(gè)計(jì)算陣列并行工作時(shí)產(chǎn)生的訪存沖突，提高了計(jì)算陣列的數(shù)據(jù)吞吐率，從而提高了可重構(gòu)處理器的數(shù)據(jù)訪存性能。
　　本文電路實(shí)現(xiàn)采用SMIC40nm工藝，電路運(yùn)行主頻為500MHz。實(shí)驗(yàn)結(jié)果表明，基于本文設(shè)計(jì)的片上層次化緩存結(jié)構(gòu)以及數(shù)據(jù)緩存管理機(jī)制，片上數(shù)據(jù)緩存單元大小