低壓差穩(wěn)壓器PSRR提高技術(shù)的研究與設(shè)計.pdf

1、隨著模擬集成電路的快速發(fā)展以及半導(dǎo)體制造技術(shù)的迅猛發(fā)展，使得芯片的集成度大幅提升以及芯片成本的降低，與此同時也給IC設(shè)計者帶來一系列的困難。隨著半導(dǎo)體制造技術(shù)特征尺寸的減小，芯片的輸入電壓逐步減小以及芯片能夠承受的噪聲容限也越來越小。為此，本文提出兩種具有高電源抑制比PSRR（Power Supply Rejection Ratio，PSRR）特性的低壓差穩(wěn)壓器LDR（Low Dropout Voltage Regulator，LDR）

2、。第一種是采用片外電容型高電源抑制比的低壓差穩(wěn)壓器。其特征是在低頻時電路有很高的電源抑制比。因為這樣帶寬通常不滿足射頻（Radio Frequency,RF）電路要求，所以需要進(jìn)一步改進(jìn)電路來提高LDR的中高頻率處的電源抑制比。第二種是無片外電容型高PSRR的低壓差穩(wěn)壓器。其特征是針對第一款芯片在中高頻處差的PSRR而提出的。它是通過引入高通濾波器來增強(qiáng)芯片的PSRR。在該電路中引入高通濾波器使得加在功率管的柵極小信號電壓增益同樣為1，

3、實際上考慮到溝道調(diào)制效應(yīng)該值應(yīng)該略大于1。在設(shè)計過程中主要有三個重要考慮的因素：一、整個電路的靜態(tài)電流或者靜態(tài)功耗；二、整個低壓差穩(wěn)壓的環(huán)路的穩(wěn)定性；三、低壓差穩(wěn)壓器電源抑制比的提高。同時由于帶隙基準(zhǔn)的電源抑制比對整個電路的電源抑制比也有很大的影響，所以帶隙基準(zhǔn)電壓的電源抑制比一般比低壓差穩(wěn)壓器的輸出要低20dB，否則帶隙基準(zhǔn)會影響輸出端的電源抑制比。
　　本文設(shè)計了兩款高電源抑制比的低壓差穩(wěn)壓器。片外電容型LDR采用40nm的工

4、藝線進(jìn)行流片，并且有后仿結(jié)果和測試結(jié)果。芯片的輸入電壓為1.4-3.6V，輸出最大負(fù)載電流為200mA。后仿的結(jié)果為在頻率1kHz以前電源抑制比都能夠達(dá)到-60dB，在之后PSRR很快下降到0dB。測試結(jié)果為輸出電壓在1.1V左右附近；電源抑制比點1kHz的頻率處電源抑制比-49dB，測試結(jié)果基本能夠達(dá)到指標(biāo)要求。無片外電容型LDR的PSRR在1kHz之前都能夠達(dá)到-60dB，在1MHz以前電源抑制比也能夠達(dá)到-50dB。通過對比發(fā)現(xiàn)無