逐次逼近型模數(shù)轉(zhuǎn)換器及其噪聲整形混合結(jié)構(gòu)的研究與實(shí)現(xiàn).pdf

1、模數(shù)轉(zhuǎn)換器(ADC，Analog-to-Digital Converter)作為真實(shí)物理世界與數(shù)字世界接口，在航天航空、雷達(dá)、通信、測(cè)控、測(cè)量、醫(yī)療等領(lǐng)域都得到了廣泛的應(yīng)用。在這個(gè)信息爆炸的時(shí)代，信息處理的方式總是向著更高效、更準(zhǔn)確的方向發(fā)展，對(duì)ADC性能的追求是永無(wú)止境的。集成電路工藝的進(jìn)步使得芯片的單位面積集成度越來(lái)越高，晶體管的工作速度越來(lái)越快，這雖然有利于設(shè)計(jì)更快的ADC，卻帶來(lái)了新的挑戰(zhàn)。集成電路工藝的進(jìn)步伴隨著晶體管I-V特

2、性的惡化、本征增益的縮小、供電電壓的降低、柵極漏電流的增加和相對(duì)加工誤差的加大。這些因素惡化了模擬電路的性能，加大了高性能ADC的設(shè)計(jì)難度。此外，相比于集成電路工藝的飛速發(fā)展，電池技術(shù)與芯片散熱技術(shù)的進(jìn)步相對(duì)緩慢。ADC的功耗隨轉(zhuǎn)換速率增加而急劇攀升，使得芯片升溫，性能退化，而且也導(dǎo)致可靠性問(wèn)題。因此，低功耗也是ADC研究的一個(gè)重要主題。
　　在各類(lèi)ADC中，逐次逼近型(SAR，Successive-Approximation R

3、egister)ADC的模擬電路規(guī)模遠(yuǎn)小于數(shù)字電路規(guī)模，在低電壓、低功耗、高速的先進(jìn)工藝上更能體現(xiàn)出其優(yōu)勢(shì)，得到了廣泛研究。另一方面，在應(yīng)用需求的持續(xù)拉動(dòng)下，傳統(tǒng)ADC架構(gòu)表現(xiàn)出綜合性能的局限性。近幾年，學(xué)術(shù)界開(kāi)始尋求ADC架構(gòu)的重塑，將傳統(tǒng)的幾種ADC架構(gòu)各自的“特長(zhǎng)”相結(jié)合，重新構(gòu)建兼具各方面優(yōu)勢(shì)的混合架構(gòu)。SAR ADC能效高、面積小、結(jié)構(gòu)靈活，非常適合作為混合架構(gòu)ADC的元素，與其他技術(shù)結(jié)合，以低功耗實(shí)現(xiàn)高性能。本文針對(duì)SAR

4、ADC的轉(zhuǎn)換延時(shí)與功耗等問(wèn)題進(jìn)行了研究，探討了高性能低功耗SAR ADC IP核的實(shí)現(xiàn)方法，并在此基礎(chǔ)上將過(guò)采樣與噪聲整形技術(shù)引入SAR ADC，對(duì)高精度低功耗混合架構(gòu)ADC的實(shí)現(xiàn)進(jìn)行了探索。
　　針對(duì)SAR ADC中數(shù)字電路規(guī)模與功耗隨精度與采樣率提升大幅增長(zhǎng)的問(wèn)題，本文對(duì)高速高能效逐次逼近邏輯的設(shè)計(jì)方法展開(kāi)了研究。在分析了典型異步結(jié)構(gòu)SAR ADC中逐次逼近邏輯的功耗與延時(shí)產(chǎn)生機(jī)制的基礎(chǔ)上，提出了一種通用性強(qiáng)的“直通型”逐次逼

5、近邏輯，優(yōu)化了時(shí)序，改善了動(dòng)態(tài)邏輯的功耗。此外，提出了雙比較器的系統(tǒng)架構(gòu)和一種比較器亞穩(wěn)態(tài)保護(hù)電路，以進(jìn)一步提升速率并降低功耗?；谒岢龅碾娐芳记桑?.13μm CMOS工藝上實(shí)現(xiàn)了一個(gè)10位SAR ADC。測(cè)試結(jié)果顯示在1.2V電源電壓和65MS/s采樣率下，其信號(hào)噪聲失真比(SNDR)可達(dá)56.3dB，總功耗為555μW，其中數(shù)字部分僅消耗203μW。
　　為提升單通道SAR ADC轉(zhuǎn)換速率，本文針對(duì)異步SAR ADC系統(tǒng)

6、時(shí)序中存在的時(shí)間冗余進(jìn)行了分析。提出一種“雙向試驗(yàn)型”高速異步SAR ADC架構(gòu)，以每一位轉(zhuǎn)換中DAC提前置位的方式，使比較器與DAC的工作時(shí)間可以產(chǎn)生重疊，從而縮短轉(zhuǎn)換時(shí)間。采用該架構(gòu)，在0.13μm CMOS工藝上完成了一款8位ADC的電路設(shè)計(jì)，通過(guò)仿真對(duì)系統(tǒng)進(jìn)行了驗(yàn)證，能夠達(dá)到360MS/s的采樣速率。
　　逐次逼近型ADC受限于比較器和DAC的噪聲，在實(shí)現(xiàn)10位以上的有效位數(shù)時(shí)，面積和功耗急劇增加，不再具有高能效低成本的優(yōu)

7、勢(shì)。Sigma-Delta ADC的過(guò)采樣與噪聲整形兩項(xiàng)核心技術(shù)被移植到SAR ADC中，以實(shí)現(xiàn)更高的精度。傳統(tǒng)的噪聲整形技術(shù)一般基于由運(yùn)算放大器構(gòu)成的有源積分器，消耗大量靜態(tài)功耗，而且隨著工藝節(jié)點(diǎn)的推進(jìn)，越來(lái)越低的電源電壓給運(yùn)放的設(shè)計(jì)帶來(lái)了更大的挑戰(zhàn)?，F(xiàn)有的通過(guò)無(wú)源濾波進(jìn)行噪聲整形的方式仍存在著時(shí)序及電路復(fù)雜度過(guò)高、魯棒性較差的問(wèn)題，難以在工藝間移植和實(shí)現(xiàn)產(chǎn)品化。針對(duì)這一問(wèn)題，本文提出了一種“雙誤差反饋通路”噪聲整形SAR ADC系統(tǒng)