高速ADC的輸入輸出接口電路設(shè)計(jì).pdf

1、隨著電子系統(tǒng)的工作頻率越來越高，無線通信、雷達(dá)、軟件無線電等應(yīng)用正在不斷地推動(dòng)前端的A/D轉(zhuǎn)換器向射頻端靠攏，ADC的性能已經(jīng)成為制約整機(jī)性能提升的瓶頸，這其中的輸入輸出接口技術(shù)又是設(shè)計(jì)高性能ADC的重要環(huán)節(jié)，成為了研究的熱點(diǎn)。
　　論文首先，分析介紹了輸入信號完整性問題，圍繞其中的反射、串?dāng)_、信號抖動(dòng)、EMI噪聲以及高頻信號的損耗等影響因素，分析了其形成原因并從電路模塊設(shè)計(jì)、器件尺寸大小、布局布線等方面給出了相應(yīng)的解決方案。

2、r>　　其次，分析了輸入接口設(shè)計(jì)中需要考慮的因素，并據(jù)此開展了相應(yīng)的設(shè)計(jì)，這些因素包括輸入阻抗、輸入驅(qū)動(dòng)電平、帶寬和通帶平坦度、信噪比和失真等。為應(yīng)對輸入信號完整性問題，設(shè)計(jì)了輸入阻抗匹配電路，包括其中的數(shù)字控制模塊、開關(guān)網(wǎng)絡(luò)、比較器等電路，實(shí)現(xiàn)了電阻的精準(zhǔn)匹配，減小了信號的反射;為提高信號的線性度和帶寬，設(shè)計(jì)了輸入緩沖級電路，實(shí)現(xiàn)了信號的高速傳輸。論文基于TSMC0.18μm CMOS工藝，利用Cadence Spectre進(jìn)行電路設(shè)

3、計(jì)和仿真。仿真結(jié)果表明:阻抗匹配電路可將電阻阻值穩(wěn)定在100Ω±1.43％;輸入緩沖級電路的SFDR為86.90dB，帶寬可達(dá)到3.6GHz，均達(dá)到設(shè)計(jì)要求。
　　然后，分析了輸出接口電路的發(fā)展，并基于LVDS技術(shù)開展輸出接口電路的設(shè)計(jì)，包括驅(qū)動(dòng)電路、共模反饋電路、基準(zhǔn)電路和緩沖電路等，設(shè)計(jì)時(shí)考慮了功耗、面積、性能等多方面因素，增加了預(yù)充放電技術(shù)、負(fù)反饋鉗位技術(shù)以及偏斜調(diào)整技術(shù)等等。論文對設(shè)計(jì)的輸出接口電路進(jìn)行了仿真，仿真結(jié)果表明