高速ADC中SPI接口電路的研究與設(shè)計(jì).pdf

1、高速ADC在雷達(dá)、無線通信、高速數(shù)據(jù)采集等領(lǐng)域有著廣泛的應(yīng)用。作為完成對(duì)數(shù)據(jù)采樣、轉(zhuǎn)換工作的核心模塊，ADC與外部控制器之間的數(shù)據(jù)傳輸，以及其性能的提升逐漸成為了芯片開發(fā)者們研究的熱點(diǎn)。SPI接口總線因其具有傳輸速度快、占用信號(hào)線少、信號(hào)傳輸準(zhǔn)確率高、全雙工等優(yōu)點(diǎn)，在數(shù)據(jù)通信中得到了廣泛應(yīng)用。因此，將SPI接口集成在高速ADC芯片中的設(shè)計(jì)理念已然成為了當(dāng)前高速ADC開發(fā)的主流趨勢(shì)。
　　本文基于一款折疊插值架構(gòu)的高速ADC，研究并

2、設(shè)計(jì)了適用于高速ADC的SPI接口電路，實(shí)現(xiàn)了高速ADC與外部控制器的數(shù)據(jù)串行通信，并研究了對(duì)高速ADC的多功能配置，包括校準(zhǔn)使能、數(shù)據(jù)時(shí)鐘DCLK相位選擇、多通道工作斷電控制、編碼測(cè)試功能等。通過采用SPI接口電路對(duì)ADC的配置方法，節(jié)約了芯片管腳數(shù)，可大大減小芯片面積。另外，還研究了通過SPI接口電路對(duì)高速ADC中失配誤差進(jìn)行校準(zhǔn)，包括采樣保持電路的失調(diào)失配以及時(shí)序產(chǎn)生電路的采樣時(shí)間失配。這種手動(dòng)校準(zhǔn)的設(shè)計(jì)方法不但校準(zhǔn)精度高，而且具

3、有更好的靈活性和可控制性。
　　本文利用Verlilog HDL硬件描述語言完成了SPI接口電路的RTL級(jí)設(shè)計(jì)，利用Modelsim仿真軟件對(duì)設(shè)計(jì)的SPI接口電路進(jìn)行了功能仿真，驗(yàn)證了其功能的正確性，并在數(shù)?；旌戏抡嫫脚_(tái)CadenceAMS中，對(duì)RTL級(jí)的SPI接口電路和基于TSMC0.18μm CMOS工藝的誤差校準(zhǔn)電路進(jìn)行級(jí)聯(lián)仿真，結(jié)果表明通過SPI接口電路可以實(shí)現(xiàn)失配誤差的校準(zhǔn)，其中采樣保持電路的ENOB從8.93bits提

4、升至11.03bits，時(shí)序產(chǎn)生電路校準(zhǔn)后的采樣時(shí)序偏差為0.09ps，有效降低了電路的失配誤差，提升了電路性能，從而改善高速ADC的整體性能。接著，對(duì)設(shè)計(jì)的SPI接口電路進(jìn)行FPGA硬件實(shí)現(xiàn)與驗(yàn)證。最后，基于TSMC0.18μm CMOS工藝庫對(duì)SPI接口電路進(jìn)行ASIC實(shí)現(xiàn)與驗(yàn)證，利用Design Compiler綜合工具完成電路綜合，得到綜合后時(shí)序分析報(bào)告，結(jié)果表明該SPI接口電路時(shí)序滿足設(shè)計(jì)要求，并對(duì)綜合后的電路進(jìn)行后仿真驗(yàn)證，