dz054_6102105183_許偉國_1

1、 南昌大學(xué)實驗報告學(xué)生姓名： 許偉國 學(xué) 號： 6102105183 專業(yè)班級： 電子信息工程 054 班 實驗類型：□ 驗證 □ 綜合 □ 設(shè)計 □ 創(chuàng)新 實驗日期： 2007、10、24 實驗成績： 一、實驗項目名稱： 1 位二進制全加/減器設(shè)計二、實驗?zāi)康模?．熟悉 EDA 技術(shù)開發(fā)流程； 2．熟悉 Quartes II 集成開發(fā)

2、軟件的使用；3．初步熟悉 PH-1V 型實驗裝置的使用；4．學(xué)習(xí)用原理圖輸入法和文本輸入法進行簡單的數(shù)字電路設(shè)計。三、實驗基本原理：1．一位二進制全加器：ain bin cin 為全加器的輸入端，cout sum 為輸出端, ain bin 為輸入的 1 位二進制數(shù),cin 位二進制數(shù)相加的進位輸出到本位的輸入,sum 為本位二進制數(shù) ain bin 和低位進位輸入 cin 的相加之和,cout 為 ain bin cin 相加向高位的

3、進位輸出。一位二進制全加器真值表：cin bin Ain cout sum0 0 0 0 00 0 1 0 10 1 0 0 10 1 1 1 01 0 0 0 11 0 1 1 01 1 0 1 01 1 1 1 12．一位二進制全減器 輸入變量為本位被減數(shù) A，本位減數(shù) B，低位向本位的借位 C輸出變量為本位差 F，本位向高位的借位 CY一位二進制全減器真值表：A B C F CY0 0 0 0 00 0 1 1 10 1 0 1

4、10 1 1 0 11 0 0 1 0AND2instXNORinst1VCCa INPUTVCCb INPUTso OUTPUTco OUTPUTNOTinst53） 、半加器 VHDL 語言描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder ISPORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;

5、ARCHITECTURE fh1 OF h_adder ISBEGINso<=NOT(a XOR (NOT b));co<=a AND b;END ARCHITECTURE fh1;4） 、或門 VHDL 語言描述：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY