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1、第1頁(yè)共33頁(yè)基于基于FPGAFPGA的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)摘要隨著計(jì)算機(jī)科學(xué)和芯片制造工藝的飛速發(fā)展,數(shù)據(jù)采集、處理和傳輸這三大信息技術(shù)基礎(chǔ)相互促進(jìn),推動(dòng)著數(shù)字系統(tǒng)向著大容量、小體積、高速度的方向發(fā)展。FPGA憑借其靈活性、適應(yīng)性和可重構(gòu)性使得這一趨勢(shì)成為現(xiàn)實(shí)。目前,結(jié)合高速ADC和大容量存儲(chǔ)器,以單片F(xiàn)PGA為核心控制與處理芯片的數(shù)字系統(tǒng)成為研究的熱點(diǎn)。本課題以Altera公司的CycloneⅡ系列FPGA為平臺(tái),設(shè)計(jì)
2、實(shí)現(xiàn)一個(gè)單路采樣頻率為1MHz的信號(hào)采集系統(tǒng),并將采集到的數(shù)據(jù)存儲(chǔ)在SRAM存儲(chǔ)器中。FPGA通過(guò)對(duì)AD7492采樣頻率的控制以實(shí)現(xiàn)數(shù)據(jù)的采集及存儲(chǔ)。本設(shè)計(jì)用硬件描述語(yǔ)言VHDL編寫(xiě)程序并對(duì)電路進(jìn)行了功能仿真。實(shí)驗(yàn)結(jié)果表明該測(cè)試系統(tǒng)運(yùn)行良好,具有一定的可用性。關(guān)鍵詞關(guān)鍵詞:FPGA,數(shù)據(jù)采集,數(shù)據(jù)存儲(chǔ),VHDL,SRAM第3頁(yè)共33頁(yè)據(jù)采集系統(tǒng)的好壞主要取決于采樣速度和精度等。在保證精度的情況下要盡可能提高采樣速率,以滿(mǎn)足實(shí)時(shí)采集、實(shí)時(shí)
3、處理和實(shí)時(shí)控制對(duì)速度的要求。傳統(tǒng)的數(shù)據(jù)采集系統(tǒng),通常采用單片機(jī)或DSP作為主要控制模塊,控制ADC、存儲(chǔ)器和其他外圍電路的工作[2]。隨著數(shù)據(jù)采集對(duì)速度性能的要求越來(lái)越高,傳統(tǒng)采集系統(tǒng)的弊端就越來(lái)越明顯。單片機(jī)的時(shí)鐘頻率較低且需用軟件實(shí)現(xiàn)數(shù)據(jù)采集,這使得采集速度和效率降低,此外軟件運(yùn)行時(shí)間在整個(gè)采樣時(shí)間中也占很大的比例。而FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)有單片機(jī)無(wú)法比擬的優(yōu)勢(shì)。FPGA時(shí)鐘頻率高,內(nèi)部延時(shí)小,全部控制邏輯由硬件完成,速度快、
4、效率高[3]。數(shù)字信號(hào)處理是以數(shù)字形式對(duì)信號(hào)進(jìn)行采集、變換、濾波、估值、增強(qiáng)、壓縮、識(shí)別等處理,從而得到符合需要的信號(hào)形式[4]。針對(duì)不同的應(yīng)用場(chǎng)合數(shù)字信號(hào)處理可采用不同的設(shè)備實(shí)現(xiàn),比如計(jì)算機(jī)或?qū)S锰幚砥?,工業(yè)控制等領(lǐng)域常常采用專(zhuān)用處理器實(shí)現(xiàn)。目前常用的專(zhuān)用處理器有兩種實(shí)現(xiàn)方式:使用信號(hào)處理器DSP通過(guò)軟件編程實(shí)現(xiàn);應(yīng)用現(xiàn)場(chǎng)可編程門(mén)陣列FPGA實(shí)現(xiàn)。利用軟件編程雖然有很大的靈活性,但DSP所有指令的執(zhí)行時(shí)間均是單周期,而且受到串行指令流
5、的限制,每個(gè)時(shí)鐘周期所作的有用操作數(shù)有限,難以實(shí)現(xiàn)高速大規(guī)模運(yùn)算。例如在多路數(shù)據(jù)采集和處理系統(tǒng)中要滿(mǎn)足實(shí)時(shí)處理就需要多個(gè)處理器并行處理,成本高,而且單片DSP的處理速度也受限?,F(xiàn)代大容量、高速度的FPGA采用硬件描述語(yǔ)言VHDL實(shí)現(xiàn)整個(gè)系統(tǒng)[5],允許設(shè)計(jì)人員利用并行處理技術(shù)實(shí)現(xiàn)高速信號(hào)處理算法,并且只需單個(gè)處理器就能通過(guò)模塊化設(shè)計(jì)實(shí)現(xiàn)所期望的性能,很好的解決了上述矛盾[6]。隨著信號(hào)采集與處理系統(tǒng)速度的提高,系統(tǒng)對(duì)與之匹配的存儲(chǔ)器和總
6、線(xiàn)接口也提出了更高的要求,因此在系統(tǒng)設(shè)計(jì)時(shí)需要綜合考慮各方面,針對(duì)不同的應(yīng)用領(lǐng)域和要求結(jié)合模擬信號(hào)特性選擇最適合的處理器、存儲(chǔ)器和總線(xiàn)接口方式。目前,高速信號(hào)采集及處理算法理論已日趨成熟,但具體實(shí)現(xiàn)方法仍有待進(jìn)一步研究。FPGA憑借其在數(shù)據(jù)采集控制和信號(hào)處理方面的高性能和便于系統(tǒng)集成、易擴(kuò)展等優(yōu)勢(shì)受到廣大信號(hào)處理工程師的關(guān)注。把現(xiàn)代信號(hào)對(duì)實(shí)時(shí)處理的要求和FPGA設(shè)計(jì)的靈活性相結(jié)合起來(lái),實(shí)現(xiàn)并行算法與硬件結(jié)構(gòu)的優(yōu)化配置,提高信號(hào)處理速度已
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