7段數(shù)碼顯示譯碼器設(shè)計_第1頁
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文檔簡介

1、附表1：廣州大學(xué)學(xué)生實驗報告廣州大學(xué)學(xué)生實驗報告開課學(xué)院及實驗室：物理與電子工程學(xué)院開課學(xué)院及實驗室：物理與電子工程學(xué)院電子樓電子樓317317室2016年4月28日學(xué)院物電年級、專年級、專業(yè)、班業(yè)、班姓名姓名Jason.P學(xué)號學(xué)號實驗課程名稱實驗課程名稱EDA技術(shù)實驗技術(shù)實驗成績成績實驗項目名稱實驗項目名稱7段數(shù)碼顯示譯碼器設(shè)計段數(shù)碼顯示譯碼器設(shè)計指導(dǎo)教師一、一、實驗?zāi)康模簩嶒災(zāi)康模簩W(xué)習(xí)7段數(shù)碼顯示譯碼器設(shè)計；學(xué)習(xí)VerilogHDL

2、的多層次設(shè)計方法。二、二、實驗內(nèi)容：實驗內(nèi)容：1、實驗原理:7段數(shù)碼是純組合電路，通常的小規(guī)模專用IC，如74或4000系列的器件只能作十進制BCD碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是2進制的，所以輸出表達都是16進制的，為了滿足16進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在FPGACPLD中來實現(xiàn)。2、實驗步驟：表417段譯碼器真值表圖41共陰數(shù)碼管及其電路output[3:0]DOUToutputCOUTreg[3:0]

3、Q1regCOUTassignDOUT=Q1always@(posedgeCLKnegedgeRST)CLK上升沿、RST下降沿觸發(fā)beginif(!RST)Q1=0RST為低電平時，Q1為0elseif(EN)beginEN為高電平時，執(zhí)行下步if(!LOAD)Q1=DATALOAD為低電平時Q1=DATAelseif(Q115)Q1=Q11Q115，計數(shù)加1elseQ1=4b0000endQ1為其他值，計數(shù)置0endalways@(

4、Q1)if(Q1==4hf)COUT=1b1elseCOUT=1b0Q1為15，COUT=1，否則為0endmodule1616進制進制7段譯碼器：段譯碼器：moduleDECL7S(ALED7S)input[3:0]Aoutput[6:0]LED7Sreg[6:0]LED7Salways@(A)case(A)4b0000:LED7S=7B01111114b0001:LED7S=7B00001104b0010:LED7S=7B10110

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