從vhdl-ams來談可綜合的模數(shù)轉(zhuǎn)換器的發(fā)展【外文翻譯】

1、1畢業(yè)設(shè)計(jì)（論文）外文翻譯畢業(yè)設(shè)計(jì)（論文）外文翻譯原文題目：ProposalofSynthesizableanaloguetodigitalconvertersfromVHDLAMS譯文題目：從VHDLAMS來談可綜合的模數(shù)轉(zhuǎn)換器的發(fā)展作者：作者：G.DomnechAsensi和J.GarrigsGuerrero在這篇文章中，我們用VHDLAMS來提出用一個(gè)進(jìn)程來描述可綜合的N位模數(shù)轉(zhuǎn)換器（ADC）的使用。其目的是提出可重用的代碼生成可

2、以使得設(shè)計(jì)師的工作更容易規(guī)范，這清楚地表明了底層硬件結(jié)構(gòu)可以輕易的由CADEDA工具綜合。至今已經(jīng)發(fā)明了兩種不同架構(gòu)的數(shù)模轉(zhuǎn)換器用來對(duì)VHDLAMS作指引說明：基于flash的數(shù)模轉(zhuǎn)換器和串行的數(shù)模轉(zhuǎn)換器。這兩種描述都符合上述條件。為了驗(yàn)證我們的合成方法已經(jīng)適應(yīng)了CADEDA工具專門針對(duì)可重構(gòu)技術(shù)的合成。我們已合成了一個(gè)FPGA和FPAA的轉(zhuǎn)換器，并且已經(jīng)在實(shí)際的器件上進(jìn)行了測(cè)試。關(guān)鍵詞：VHDLVHDLAMS電子設(shè)計(jì)自動(dòng)化模擬數(shù)字轉(zhuǎn)換

3、器FPGAFPAA1、簡(jiǎn)介如今，微電子市場(chǎng)的特點(diǎn)是日益復(fù)雜和整合，尤其是針對(duì)應(yīng)用領(lǐng)域的專用集成電路。根據(jù)Gielen和Rutenbar2000年的統(tǒng)計(jì)，混合信號(hào)集成電路市場(chǎng)自20世紀(jì)90年代初每年增長(zhǎng)15至20％。然而支持混合信號(hào)ASIC設(shè)計(jì)的合成，依然是需要手動(dòng)設(shè)計(jì)的一個(gè)部分。根據(jù)Daems、Gielen和Sansen2003年的報(bào)道，隨著數(shù)字合成工具和半定制設(shè)計(jì)技術(shù)的來臨，模擬ASIC模塊僅僅使用一小部分的硅面積卻需要消耗大部分的設(shè)

4、計(jì)時(shí)間。VHDLAMS，在1999年于IEEED1076.1標(biāo)準(zhǔn)中定義，它允許以類似數(shù)字化設(shè)計(jì)的形式連接一個(gè)統(tǒng)一的模擬設(shè)計(jì)自動(dòng)化任務(wù)框架。該框架應(yīng)涵蓋設(shè)計(jì)構(gòu)思模擬設(shè)計(jì)層次的制造和驗(yàn)證，當(dāng)然也包括數(shù)字電路，并要求這兩個(gè)域的接口相互連接?；谶@種標(biāo)準(zhǔn)，預(yù)計(jì)在未來幾年后，新的CADEDA工具得以綜合高層次的模擬及混合信號(hào)為電子電路。第一個(gè)辦法是由LiOkoonHellaIsmailRubeiz于1999年發(fā)明的，其中的VHDLAMS的輸入被翻

5、譯成SPICE的輸出。其他工具例如VASE（VemuriDhanwadaNunezCampisi1997）曾把VHDLAMS行為式規(guī)格的模擬系統(tǒng)翻譯為各個(gè)部分運(yùn)算放大器級(jí)網(wǎng)表。在2000年（Domnech3高度結(jié)構(gòu)化的代碼和一般行為。在電路的情況下，這意味著結(jié)構(gòu)的模塊化和可連接使用。在本文中，我們集中我們的兩個(gè)著名的ADC結(jié)構(gòu)研究：一個(gè)FlashADC和一個(gè)串行ADC。第一個(gè)描述了一個(gè)單步轉(zhuǎn)換器，使用更多的芯片面積。第二個(gè)是一個(gè)較慢，但

6、規(guī)模較小的電路。為了檢驗(yàn)所提出的VHDLAMS的說明是否合適，我們把這些轉(zhuǎn)換器合成一個(gè)，發(fā)展成一個(gè)特定的工具，它綜合可編程器件如FPGA和FPAA電路。實(shí)驗(yàn)結(jié)果顯示在文章的末尾。這篇文章的其余部分組織如下。第2節(jié)介紹模擬到數(shù)字互動(dòng)的VHDLAMS的建議模式。第3節(jié)涉及兩個(gè)ADC的類型。這些轉(zhuǎn)換器之一，是合成和測(cè)量，第4節(jié)是詳細(xì)的結(jié)果。最后，我們?cè)诘诠?jié)得出有關(guān)結(jié)論。2、VHDLAMS的模擬到數(shù)字的相互影響。VHDLAMS并不是一個(gè)新興的語(yǔ)

7、言，因?yàn)樗且粋€(gè)VHDL的集合（IEEE標(biāo)準(zhǔn)10761993）。這意味著，它繼承了VHDL的語(yǔ)法、語(yǔ)義框架、結(jié)構(gòu)和行為描述能力，并有創(chuàng)造連續(xù)符號(hào)和一個(gè)完整的類型系統(tǒng)以及其他功能的可能性。VHDLAMS的模型和VHDL模型類似，因?yàn)樗麄兌际怯梢粋€(gè)實(shí)體和一個(gè)或多個(gè)結(jié)構(gòu)組成。實(shí)體描述了接口本身。該架構(gòu)包含了該模型可以在一個(gè)結(jié)構(gòu)，行為或混合式中被定義。與其前身相比，VHDLAMS增加了一個(gè)最佳的符號(hào)來描述普通代數(shù)和微分方程中系統(tǒng)的行為。這些方程

8、中的未知量被稱為數(shù)，這也是一種VHDLAMS對(duì)象的新類別。數(shù)量可以聲明在一個(gè)信號(hào)的任何地方，除了可以在VHDL語(yǔ)言包聲明，也有可能使用隱式聲明。VHDLAMS還包括其他類型的語(yǔ)句。特別是，同時(shí)報(bào)表已專門設(shè)定了提供差分和代數(shù)方程的符號(hào)。聲明同時(shí)有幾種類型。其基本形式是簡(jiǎn)單的聲明，它定義了兩個(gè)數(shù)量之間或這些所謂的表達(dá)式之間的組合平等。條件語(yǔ)句用于定義條件的條款。例如，如果一個(gè)同步語(yǔ)句用于評(píng)估其條件的條款取決于其他同時(shí)陳述集合。同時(shí)一個(gè)cas