基于vhdl的數(shù)字鐘設(shè)計[開題報告]

1、<p>　　本科畢業(yè)設(shè)計(論文)開題報告</p><p><b>　　電子信息工程</b></p><p>　　基于VHDL的數(shù)字鐘設(shè)計</p><p>　課題研究意義及現(xiàn)狀數(shù)字鐘是一種用數(shù)字電路技術(shù)實現(xiàn)時、分、秒計時的裝置，與機械式時鐘相比具有更高的準確性和直觀性，且無機械裝置,具有更長的使用壽命,因此得到了廣泛的使用。數(shù)字鐘從原理

2、上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。數(shù)字鐘用LED顯示器代替指針顯示進而顯示時間，減小了計時誤差，主要功能有時、分、秒時間的顯示、時和分的校對、整點報時等。目前數(shù)字鐘的設(shè)計方法主要有純數(shù)字芯片、單片機芯片、FPGA芯片等。純數(shù)字芯片設(shè)計的芯片數(shù)目比較大，外圍電路比較復(fù)雜，給設(shè)計和制作帶來很多不便，并且容易出現(xiàn)電路不穩(wěn)定、精度低、開發(fā)周期長等問題。單片機芯片設(shè)計利用單片機的內(nèi)部定時器完成計時功能，雖然外圍電路比較簡

3、單，但是修改和產(chǎn)品升級比較麻煩，因為單片機的資源相對較少。FPGA芯片設(shè)計的外圍電路比較簡單，精度較高，能夠滿足更高精度的要求，并且設(shè)計比較的人性化。</p><p>　二、課題研究的主要內(nèi)容和預(yù)期目標主要內(nèi)容：要求利用DEII平臺進行開發(fā)設(shè)計。以DEII平臺的50MHz時鐘為基準，設(shè)計一簡單的數(shù)字鐘，能顯示時、分、秒、并可進行修正。預(yù)期目標：針對數(shù)字時鐘系統(tǒng)采用模塊化設(shè)計方法，各模塊電路的設(shè)計通過 VHDL 語

4、言編程實現(xiàn)，然后在QUARTUS II環(huán)境下進行編譯和仿真，并逐一調(diào)試驗證程序的運行狀況。完成24h計時和輔助功能設(shè)計，證明方案的可行性。</p><p>　課題研究的方法及措施圖1 數(shù)字鐘電路原理框圖熟悉QUARTUS II軟件環(huán)境，QUARTUS II支持Altera的片上可編程系統(tǒng)（SOPC）開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。設(shè)計數(shù)字鐘的各個模塊，如圖1所示包

5、括時、分、秒顯示模塊、分頻模塊、整點報時比較模塊等。將經(jīng)過單元測試的模塊放在一起形成一個模塊聯(lián)調(diào)。模塊聯(lián)調(diào)的目的是測試模塊間接口的正確性。對各個功能模塊進行編譯并仿真，確保所有模塊都是準確的。根據(jù)DEII電路板的實際情況，鎖引腳，下載至電路板，觀察數(shù)字鐘的實際情況。 </p><p>　課題研究進度計劃畢業(yè)設(shè)計期限：自2011年10月10至2012年4月20日。第1周—第2周：查閱硬件資料,研究該類產(chǎn)品的設(shè)計技

6、術(shù)。第3周—第4周：查閱數(shù)字鐘設(shè)計的各類方法的相關(guān)資料，完成開題報告、文獻綜述、外文翻譯。第5周—第6周：系統(tǒng)總體方案設(shè)計，硬件電路設(shè)計與制作。第7周—第8周：軟件程序設(shè)計、系統(tǒng)調(diào)試以及撰寫論文。第9周—第10周：作品完善，論文修改。</p><p>　五、參考文獻[1] 徐向民.數(shù)字系統(tǒng)設(shè)計及VHDL實踐[M].北京:機械工業(yè)出版社,2007,10.[2] 褚振勇, 翁木云.FPGA設(shè)計及應(yīng)用[M].西安:西