eda課程設(shè)計(jì)報(bào)告--籃球競(jìng)賽30秒倒計(jì)時(shí)器

1、<p>　　EDA 課程設(shè)計(jì)報(bào)告</p><p>　　學(xué) 院 信息工程學(xué)院 </p><p>　　專業(yè)班級(jí) 電子信息工程2班 </p><p>　　學(xué) 號(hào) </p><p>　　學(xué)生姓名 </p><p>　　指

2、導(dǎo)教師 </p><p>　　完成日期 2017年9月28日 </p><p>　　課 程 設(shè) 計(jì) 任 務(wù) 書</p><p><b>　　目 錄</b></p><p><b>　　1.系統(tǒng)設(shè)計(jì)5</b></p><p&

3、gt;　　1.1 系統(tǒng)方案設(shè)計(jì)5</p><p>　　1.2 系統(tǒng)RTL圖設(shè)計(jì)6</p><p>　　1.3 代碼編寫與調(diào)試7</p><p>　　2. 系統(tǒng)仿真與測(cè)試8</p><p>　　2.1 系統(tǒng)時(shí)序仿真與分析8</p><p>　　2.2硬件下載與測(cè)試9</p><p>　

4、　3. 收獲與體會(huì)10</p><p>　　4. 參考文獻(xiàn)11</p><p><b>　　5. 附錄12</b></p><p><b>　　附錄1：代碼12</b></p><p>　　附錄2：硬件測(cè)試結(jié)果圖14</p><p>　　附錄3：?jiǎn)栴}回答記錄表16

5、</p><p>　　籃球競(jìng)賽30秒倒計(jì)時(shí)器</p><p><b>　　摘 要：</b></p><p>　　計(jì)時(shí)器在人類生活中有著非常重要而廣泛的應(yīng)用，古時(shí)候人們就開始用沙漏和水漏做定時(shí)工具，隨著科技和社會(huì)的發(fā)展，人們開始用全新的方法來改造計(jì)時(shí)器以達(dá)到準(zhǔn)確計(jì)時(shí)的目的。 籃球競(jìng)賽計(jì)時(shí)器就是一種典型的計(jì)時(shí)器的應(yīng)用。在籃球比賽中規(guī)定球友

6、持球的時(shí)間不能超過30秒，否則就是犯規(guī)。本課程設(shè)計(jì)的“籃球競(jìng)賽30秒計(jì)時(shí)器”，可用于籃球比賽中，用于對(duì)球員持球時(shí)間進(jìn)行30秒限制，一旦球員持球的時(shí)間超過了30秒，它將自動(dòng)報(bào)警從而判定刺球員的犯規(guī)。 本文設(shè)計(jì)用的是實(shí)現(xiàn)以中小規(guī)模集成電路設(shè)計(jì)計(jì)時(shí)器的方法，它是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。它是由秒脈沖產(chǎn)生電路、計(jì)數(shù)電路、譯碼顯示電路、控制電路及報(bào)警電路組成。通過QUARTUS II設(shè)計(jì)并進(jìn)行仿真，同時(shí)在試驗(yàn)箱

7、上連接制作了硬件實(shí)現(xiàn)電路。</p><p><b>　　關(guān)鍵詞：</b></p><p><b>　　30秒計(jì)時(shí)器；</b></p><p><b>　　1.系統(tǒng)設(shè)計(jì)</b></p><p>　　1.1 系統(tǒng)方案設(shè)計(jì)</p><p>　　圖1-1 30

8、秒計(jì)時(shí)器系統(tǒng)原理框圖</p><p>　　該系統(tǒng)包括秒脈沖發(fā)生器、計(jì)數(shù)器、譯碼顯示電路、輔助時(shí)序控制電路(簡(jiǎn)稱控制電路)和報(bào)警電路等5個(gè)部分構(gòu)成。其中，計(jì)數(shù)器和控制電路是系統(tǒng)的主要部分。計(jì)數(shù)器完成30s計(jì)時(shí)功能，而控制電路具有直接控制計(jì)數(shù)器的啟動(dòng)計(jì)數(shù)、暫停／連續(xù)計(jì)數(shù)、譯碼顯示電路的顯示和滅燈功能。為了滿足系統(tǒng)的設(shè)計(jì)要求，在設(shè)計(jì)控制電路時(shí)，應(yīng)正確處理各個(gè)信號(hào)之間的時(shí)序關(guān)系。在操作直接清零開關(guān)時(shí)，要求計(jì)數(shù)器清零，數(shù)碼

9、顯示器滅燈。當(dāng)啟動(dòng)開關(guān)閉合時(shí)，控制電路應(yīng)封鎖時(shí)鐘信號(hào)CP，同時(shí)計(jì)數(shù)器完成置數(shù)功能，譯碼顯示電路顯示30s字樣；當(dāng)啟動(dòng)開關(guān)斷開時(shí)，計(jì)數(shù)器開始計(jì)數(shù)；當(dāng)暫停／連續(xù)開關(guān)撥在暫停位置上時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，處于保持狀態(tài)；當(dāng)暫停／連續(xù)開關(guān)撥在連續(xù)時(shí)，計(jì)數(shù)器繼續(xù)遞減計(jì)數(shù)。另外，外部操作開關(guān)都應(yīng)采取去抖動(dòng)措施，以防止機(jī)械抖動(dòng)造成電路工作不穩(wěn)定。</p><p>　　在經(jīng)濟(jì)方面，因?yàn)榻Y(jié)構(gòu)簡(jiǎn)單，便于減少CPU的占用時(shí)間，減少能耗，從而

10、降低用電成本，同時(shí)能節(jié)省操作人員的操作時(shí)間，提高了效率，也避免了勞動(dòng)力的浪費(fèi)。 </p><p>　　1.2 系統(tǒng)RTL圖設(shè)計(jì)</p><p><b>　　圖 1-2</b></p><p><b>　　 </b></p><p><b>　　表1-1 引腳適配</b><

11、;/p><p>　　1.3 代碼編寫與調(diào)試</p><p>　　在設(shè)計(jì)初，由于實(shí)驗(yàn)箱有時(shí)鐘輸出，因此編程時(shí)沒有考慮對(duì)時(shí)鐘的編寫，重點(diǎn)放在了對(duì)控制電路的實(shí)現(xiàn)，控制電路是這次課程設(shè)計(jì)的核心，要充分理解題目的要求，搞清楚各個(gè)功能的嵌套及與時(shí)鐘的關(guān)系。最后是譯碼顯示電路，其目的就是將計(jì)數(shù)的結(jié)果完整的顯示在數(shù)碼管上，代碼可以參考課本，屬于比較簡(jiǎn)單的內(nèi)容。</p><p>　　將所

12、有程序編寫完畢后，進(jìn)行編譯調(diào)試，由于混淆了功能的嵌套關(guān)系，雖然編譯可以通過，但是從波形仿真不能得到有效的邏輯關(guān)系。從新調(diào)整過后，基本實(shí)現(xiàn)了其功能。</p><p>　　為了使系統(tǒng)功能更完整，在最終編程階段加入了秒脈沖發(fā)生器的代碼，經(jīng)過簡(jiǎn)單的調(diào)整后，可以完美的實(shí)現(xiàn)系統(tǒng)功能。 </p><p>　　2. 系統(tǒng)仿真與測(cè)試</p><p>　

13、　2.1 系統(tǒng)時(shí)序仿真與分析</p><p>　　時(shí)序仿真前首先要對(duì)代碼進(jìn)行編譯運(yùn)行，沒有錯(cuò)誤之后才可以建立vector waveform file文件，建立文件之后加入引腳，設(shè)置合適的終止時(shí)間（在此次設(shè)計(jì)中我設(shè)置的終止時(shí)間為3.5ms），設(shè)置各個(gè)輸入引腳的波形并仿真即可得到對(duì)應(yīng)的仿真波形圖。</p><p><b>　　圖 1-2</b></p>&l

14、t;p>　　如圖，clk為高頻時(shí)鐘輸入信號(hào)，由于頻率過高所以在波形圖上顯示的為黑線，但可以通過編寫的分頻計(jì)程序?qū)⑵浞诸l；clk_out為系統(tǒng)內(nèi)部的時(shí)鐘總線，其相對(duì)于clk顯得頻率就小了很多，其為實(shí)現(xiàn)各個(gè)控制功能提供時(shí)序；CLR為清零控制端，與時(shí)鐘信號(hào)無關(guān)，因此為異步清零，當(dāng)期為‘1’時(shí)，可以看到計(jì)數(shù)器被清零；PLD為置數(shù)端，上升沿觸發(fā)，因此為同步置數(shù)，當(dāng)其為高電平時(shí)，計(jì)數(shù)器顯示‘30’；ENB為使能端，高電平有效，當(dāng)其為‘1’時(shí)，

15、系統(tǒng)開始工作；WARN為警示輸出端，當(dāng)計(jì)數(shù)滿了之后，輸出高電平；S0和S1為計(jì)數(shù)輸出，為四位向量，通過譯碼可以轉(zhuǎn)換為數(shù)字在數(shù)碼管上顯示，在波形圖上也可以看到從‘30’到‘00’的倒計(jì)時(shí)的過程。</p><p>　　在第一次仿真時(shí)，由于沒有注意clk_out的電平持續(xù)時(shí)間，在設(shè)置PLD的高電平時(shí)間過小，完全嵌套在clk_out的高電平中，無法實(shí)現(xiàn)有效觸發(fā)。第二次仿真時(shí)更正了PLD的持續(xù)時(shí)間，得到了如圖正確的波形仿真

16、。</p><p>　　2.2硬件下載與測(cè)試</p><p><b>　　硬件下載：</b></p><p>　　將編程電纜插入計(jì)算機(jī)的并行接口上同時(shí)將編程電纜的另一端接在試驗(yàn)箱上。</p><p>　　按照引腳編號(hào)鏈接線路。 </p><p>　　將程序下載進(jìn)試驗(yàn)箱。</p>&

17、lt;p><b>　　下載完成。</b></p><p><b>　　硬件測(cè)試：</b></p><p>　　將清零端置高電平，觀察數(shù)碼管顯示狀態(tài)。若顯示正常，則將清零端置低電平。</p><p>　　將置數(shù)端置高電平，觀察數(shù)碼管顯示狀態(tài)。若顯示正常，則將置數(shù)端置低電平。</p><p>　

18、　打開使能端，觀察其是否正常計(jì)數(shù)，若計(jì)數(shù)正常，關(guān)閉使能端，觀察其是否可以暫停計(jì)數(shù)。</p><p>　　待計(jì)數(shù)完畢后，觀察警示led是否正常發(fā)光。</p><p><b>　　測(cè)試完畢。</b></p><p><b>　　3. 收獲與體會(huì)</b></p><p>　　本次課程設(shè)計(jì)是將模擬電子技術(shù)基

19、礎(chǔ)和數(shù)字電子技術(shù)基礎(chǔ)以及電工電子技術(shù)的內(nèi)容相結(jié)合，在此次設(shè)計(jì)的過程中發(fā)現(xiàn)了自己對(duì)理論知識(shí)認(rèn)識(shí)的不足還有在動(dòng)手操作方面還欠缺鍛煉，因此我在此次課程設(shè)計(jì)的時(shí)候加深對(duì)老師所教的內(nèi)容進(jìn)一步復(fù)習(xí)，并且在上機(jī)練習(xí)的時(shí)候我就更加加強(qiáng)了對(duì)實(shí)踐的重視。通過這次課程設(shè)計(jì)我還知道了在學(xué)習(xí)這條道路上我們不斷要加強(qiáng)學(xué)習(xí)，還要有堅(jiān)持不懈的學(xué)習(xí)精神。要將理論知識(shí)與實(shí)踐相結(jié)合，要用理論指導(dǎo)實(shí)踐，用實(shí)踐來驗(yàn)證理論，讓我們學(xué)于所用。 </p><p&

20、gt;　　此外，這次課程設(shè)計(jì)讓我對(duì)學(xué)習(xí)的態(tài)度有了進(jìn)一步的改變，事在人為，想做好一件事就要踏踏實(shí)實(shí)，兢兢業(yè)業(yè)，心無旁騖。唯有這般，才能事半功倍，學(xué)有所成。</p><p>　　最后，還要感謝吳亞聯(lián)老師的悉心指導(dǎo)，指導(dǎo)我順利完成課設(shè)。</p><p><b>　　4. 參考文獻(xiàn)</b></p><p>　　[1] 潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程

21、[ M ].北京:科學(xué)出版社, 2002. </p><p>　　[2] 楊君,王景存.基于VerilogHDL的流水線的設(shè)計(jì)方法及應(yīng)用[J].武漢科技大學(xué)學(xué)報(bào)(自然科學(xué)版) ,2002,25(4): 394—396. </p><p>　　[3] 郝國法,黃睿,郝琳,等.FPGA在設(shè)計(jì)中的應(yīng)用[J]

22、.武漢科技大學(xué)學(xué)報(bào)(自然科學(xué)版),2001,24(2):178—180. </p><p>　　[4] 王景存,李炳生,郝國法,等.用FPGA實(shí)現(xiàn)數(shù)字邏輯分析儀設(shè)計(jì)[J].武漢科技大學(xué)學(xué)報(bào)(自然科學(xué)版),2001,24(1):298—300. </p><p>　　[5] 胡華春,石玉.數(shù)字鎖相環(huán)原理與應(yīng)用[M].上?？茖W(xué)技術(shù)出版社,1990.<

23、;/p><p><b>　　5. 附錄</b></p><p><b>　　附錄1：代碼</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC

24、_UNSIGNED.ALL;</p><p>　　ENTITY bsk30 IS</p><p><b>　　PORT</b></p><p>　　(clk,CLR: INSTD_LOGIC;</p><p>　　PLD,ENB : INSTD_LOGIC; -------PLD表示復(fù)位信號(hào)&

25、lt;/p><p>　　WARN: OUT STD_LOGIC;</p><p>　　clk_out : out std_logic ;</p><p>　　S1,S0 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));------------譯碼輸出，S1為十位S0為個(gè)位</p><p>　　END bsk30;&

26、lt;/p><p>　　--------------------------------------------------------------------------------------------</p><p>　　ARCHITECTURE A OF bsk30 IS</p><p>　　signal cnt : std_logic_vector(3 do

27、wnto 0);</p><p>　　signal clk1: STD_LOGIC; </p><p><b>　　BEGIN</b></p><p>　　PRO1: process(clk) </p><p><b>　　begin</b></p><p>　　if clk

28、'EVENT AND clk='1' THEN</p><p>　　if cnt = "1111" then</p><p>　　cnt <= "0000";</p><p>　　clk1 <= not clk1;</p><p><b>　　else &l

29、t;/b></p><p>　　cnt <= cnt + "1";</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　clk_out <= clk1;</p><p&g

30、t;　　end process;</p><p>　　PRO2:PROCESS (clk1,CLR,ENB)</p><p>　　VARIABLE TMPA: STD_LOGIC_VECTOR (3 DOWNTO 0);</p><p>　　VARIABLE TMPB: STD_LOGIC_VECTOR (3 DOWNTO 0);</p><p

31、>　　VARIABLE TMPWARN: STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　IF CLR='1' THEN TMPA:="0000";TMPB:="0000";TMPWARN:='0';</p><p>　　EL

32、SIF clk1'EVENT AND clk1 ='1' THEN</p><p>　　IF PLD='1' THEN</p><p>　　TMPB:="0011";TMPA:="0000";TMPWARN:='0';-------------------------------賦初值</

33、p><p>　　ELSIF ENB='1' THEN</p><p>　　IF TMPA="0000" THEN </p><p>　　IF TMPB/="0000" THEN</p><p>　　TMPA:="1001";</p><p&g

34、t;　　TMPB:=TMPB-1;</p><p><b>　　ELSE</b></p><p>　　TMPWARN:='1';</p><p><b>　　END IF;</b></p><p>　　ELSE TMPA:=TMPA-1;</p><p>&l

35、t;b>　　END IF;</b></p><p><b>　　END IF; </b></p><p><b>　　END IF;</b></p><p>　　S0<=TMPA;S1<=TMPB;WARN<=TMPWARN;</p><p>　　END PROC

36、ESS; -----------------------------------------PROT2顯示部分</p><p>　　PROCESS(S1)</p><p><b>　　BEGIN</b></p><p>　　CASE S1 IS -------------------------------

37、-------十位顯示部分</p><p>　　WHEN "0000" => S1 <="0111111";--顯示0</p><p>　　WHEN "0001" => S1 <="0000110";--顯示1</p><p>　　WHEN "0010&

38、quot; => S1 <="1011011";--顯示2</p><p>　　WHEN "0011" => S1 <="1001111";--顯示3</p><p>　　WHEN "0100" => S1<="1100110";--顯示4</p&g

39、t;<p>　　WHEN "0101" => S1 <="1101101";--顯示5</p><p>　　WHEN "0110" => S1 <="1111101";--顯示6</p><p>　　WHEN "0111" => S1 <=&

40、quot;0000111";--顯示7</p><p>　　WHEN "1000" => S1 <="1111111";--顯示8</p><p>　　WHEN "1001" => S1 <="1101111";--顯示9</p><p>　　WHEN

41、OTHERS =>S1<="0000000";</p><p>　　END CASE ;</p><p>　　END PROCESS; </p><p>　　PROCESS(S0)</p><p><b>　　BEGIN</b></p><p>　　CASE S0

42、 IS --------------------------個(gè)位顯示部分</p><p>　　WHEN "0000" => S0 <="0111111";--顯示0</p><p>　　WHEN "0001" => S0 <="0000110";-

43、-顯示1</p><p>　　WHEN "0010" => S0 <="1011011";--顯示2</p><p>　　WHEN "0011" => S0 <="1001111";--顯示3</p><p>　　WHEN "0100" =&g

44、t; S0<="1100110";--顯示4</p><p>　　WHEN "0101" => S0 <="1101101";--顯示5</p><p>　　WHEN "0110" => S0 <="1111101";--顯示6</p><p

45、>　　WHEN "0111" => S0 <="0000111";--顯示7</p><p>　　WHEN "1000" => S0 <="1111111";--顯示8</p><p>　　WHEN "1001" => S0 <="1101

46、111";--顯示9</p><p>　　WHEN OTHERS =>S0<="0000000";</p><p>　　END CASE ;</p><p>　　END PROCESS;</p><p><b>　　END A; </b></p><p>

47、　　附錄2：硬件測(cè)試結(jié)果圖</p><p>　　附圖1 清零工作狀態(tài)</p><p>　　附圖2 置數(shù)工作狀態(tài)</p><p>　　附圖3 正常倒計(jì)時(shí)狀態(tài)</p><p>　　附圖4 倒計(jì)時(shí)結(jié)束警示狀態(tài)</p><p>　　附錄3：?jiǎn)栴}回答記錄表</p><p>　　學(xué)號(hào)： xx 姓名：