eda課程設(shè)計---數(shù)字頻率計

1、<p>　　課 程 設(shè) 計 報 告</p><p><b>　?。ɡ砉ゎ悾?lt;/b></p><p>　　課程名稱： EDA技術(shù) 專業(yè)班級： </p><p>　　學(xué)生學(xué)號： 學(xué)生姓名： X X </p><p>

2、;　　所屬院部： 物電學(xué)院 指導(dǎo)教師： XXX </p><p>　　20 11 ——20 12 學(xué)年 第 2 學(xué)期</p><p><b>　　目錄</b></p><p>　　1．設(shè)計目的和要求3</p><p>　　1.1 課程設(shè)計目的與要求3&l

3、t;/p><p>　　1.2 課程設(shè)計內(nèi)容4</p><p>　　1.3 設(shè)計原理4</p><p><b>　　2．儀器和設(shè)備5</b></p><p>　　2.1 MAX+PLUSI軟件介紹5</p><p>　　2.2 MAX+PLUSⅡ軟件組成6</p><p&g

4、t;<b>　　3．設(shè)計過程6</b></p><p>　　3.1設(shè)計內(nèi)容和要求6</p><p>　　3.2設(shè)計方法和開發(fā)步驟7</p><p>　　3.2.1 設(shè)計方案7</p><p>　　3.2.2實驗步驟7</p><p><b>　　3.3設(shè)計思路7</b&

5、gt;</p><p><b>　　3.4設(shè)計難點8</b></p><p>　　4．設(shè)計結(jié)果與分析8</p><p><b>　　4.1實驗結(jié)果8</b></p><p>　　4.1.1 測頻控制信號發(fā)生器8</p><p>　　4.1.2 十進制計數(shù)器9<

6、/p><p>　　4.1.3 鎖存器9</p><p>　　4.1.4動態(tài)掃描輸出10</p><p>　　4.1.5七段譯碼器10</p><p>　　4.1.6頂層模塊11</p><p>　　4.2 程序簡要說明11</p><p>　　4.2.1 測頻控制信號發(fā)生器的結(jié)構(gòu)體VHDL

7、源程序11</p><p>　　4.2.2 十進制加法計數(shù)器的結(jié)構(gòu)體VHDL源程序12</p><p>　　4.2.3鎖存器的結(jié)構(gòu)體VHDL源程序13</p><p>　　4.2.4 動態(tài)掃描的結(jié)構(gòu)體VHDL源程序14</p><p>　　4.2.5 數(shù)碼管顯示的結(jié)構(gòu)體VHDL源程序14</p><p>　　

8、4.2.6 頂層模塊波形仿真16</p><p><b>　　5．實驗小結(jié)17</b></p><p><b>　　參考文獻18</b></p><p><b>　　1．設(shè)計目的和要求</b></p><p>　　1.1 課程設(shè)計目的與要求</p><

9、p>　　1. 學(xué)會利用MAX+PLUSII進行層次化設(shè)計，并進行編譯仿真；</p><p>　　2. 掌握數(shù)字頻率計電路的設(shè)計原理；</p><p>　　3. 掌握運用VHDL語言進行系統(tǒng)設(shè)計的方法；</p><p>　　4. 輸入頂層電路圖和下層設(shè)計文件；</p><p>　　5. 利用仿真手段進行功能調(diào)試。</p>&

10、lt;p>　　1.2 課程設(shè)計內(nèi)容</p><p>　　分析數(shù)字頻率計的功能，完成功能模塊的劃分，分別用VHDL語言完成底層模塊的設(shè)計和以原理圖的方法完成頂層模塊的設(shè)計，分別對各個模塊以及頂層模塊進行仿真分析，最后在硬件開發(fā)平臺上進行測試。</p><p><b>　　1.3 設(shè)計原理</b></p><p>　　頻率信是常用的測量儀器，

11、它通過對單位時間內(nèi)的信號脈沖進行計數(shù)，從而測量出信號的頻率。設(shè)計一個6位頻率計，可以測量1~999999Hz的信號頻率。</p><p>　　頻率計工作時，先要生產(chǎn)一個計數(shù)允許信號即閘門信號，閘門信號的寬度為單位時間，例如1s。在閘門信號有效的時間內(nèi)對被測信號計數(shù)，即為信號評率。測量過程結(jié)束，需要鎖存計數(shù)值或留出一段時間顯示測量值。下一次測量前，應(yīng)該對計數(shù)器清零。頻率計閘門時序如圖1所示，閘門信號由閘門電路產(chǎn)生。

12、</p><p>　　圖1 頻率計閘門時序</p><p>　　頻率計可以分為3個部分：閘門電路、計數(shù)器和顯示電路。本實驗中，閘門電路時鐘為2Hz，產(chǎn)生的技術(shù)周期為1s，清零周期為0.5s，4s為一個周期測量一次信號頻率。計數(shù)器由6個十進制計數(shù)器構(gòu)成i端，受閘門電路控制。顯示電路利用實例7設(shè)計的6位掃描數(shù)碼顯示器，他的掃描時鐘可以使用1kHz或10kHz的時鐘。</p>&l

13、t;p>　　數(shù)字頻率計的關(guān)鍵組成部分包括測頻控制發(fā)生器、計數(shù)器、鎖存器、動態(tài)掃描輸出，其原理框圖如圖2所示：</p><p>　　圖2 數(shù)字頻率計原理框圖</p><p><b>　　2．儀器和設(shè)備</b></p><p>　　PC機，MAX+PLUSI軟件</p><p>　　2.1 MAX+PLUSI軟件介紹&

14、lt;/p><p>　　MAX+PLUSⅡ開發(fā)工具是Altera公司推出的一種EDA工具，具有靈活高效、使用便捷和易學(xué)易用等特點。使用MAX+PLUSⅡ軟件，設(shè)計者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用業(yè)已熟悉的設(shè)計輸入工具，如硬件描述語言、原理圖等進行輸入即可，MAX+PLUSⅡ就會自動將設(shè)計轉(zhuǎn)換成目標文件下載到器件中去。</p><p>　　MAX+PLUSⅡ開發(fā)系統(tǒng)具眾多特點，如多平臺、開放

15、的界面、模塊組合式工具軟件、與結(jié)構(gòu)無關(guān)、支持硬件描述語言、豐富的設(shè)計庫等。使用MAX+PLUSI軟件可以使我們在較短的時間內(nèi)完成相應(yīng)的內(nèi)容。</p><p>　　2.2 MAX+PLUSⅡ軟件組成</p><p>　　MAX+PLUSⅡ軟件采用模塊化結(jié)構(gòu)，包括設(shè)計輸入、項目處理、項目校驗和器件編程4個部分，所有這些部分都集成在一個可視化的操作環(huán)境下。</p><p>

16、;　　1、設(shè)計輸入：MAX+PLUSⅡ的設(shè)計輸入方法有多種，主要包括文本設(shè)計輸入、原理圖輸入、波形設(shè)計輸入等多種方式；</p><p>　　2、項目處理：設(shè)計處理的任務(wù)就是對項目進行編譯，編譯實際就是將設(shè)計者編寫的設(shè)計改為可以用于生產(chǎn)的“語言”。編譯器通過讀入設(shè)計文件并產(chǎn)生用于編程、仿真和定時分析的輸出文件來完成編譯工作；</p><p>　　3、項目校驗：MAX+PLUSⅡ提供的設(shè)計校驗

17、過程包括仿真和定時分析，項目編譯后，為確保設(shè)計無誤，要再用專用軟件進行仿真。如果發(fā)現(xiàn)了錯誤，則應(yīng)對設(shè)計輸入進行部分修改直至無誤；</p><p>　　4、器件編程：MAX+PLUSⅡ通過編程器將編譯器生成的編程文件編程或配置到Altera CPLD器件中，然后加入實際激勵信號進行測試，檢查是否達到了設(shè)計要求。 </p><p>　　在設(shè)計過程中，如果出現(xiàn)錯誤，則需要重新回到設(shè)計輸入階段，改

18、正錯誤或調(diào)整電路后重復(fù)上述過程。</p><p><b>　　3．設(shè)計過程</b></p><p>　　3.1設(shè)計內(nèi)容和要求</p><p>　　本次設(shè)計的目的就是在掌握EDA實驗開發(fā)系統(tǒng)的初步使用基礎(chǔ)上，了解EDA技術(shù)，掌握頻率計的原理。在掌握所學(xué)的計算機組成與結(jié)構(gòu)課程理論知識時。通過對數(shù)字頻率計的設(shè)計，進行理論與實際的結(jié)合，提高與計算機有關(guān)

19、設(shè)計能力，提高分析、解決計算機技術(shù)實際問題的能力。通過課程設(shè)計深入理解計算機結(jié)構(gòu)與控制實現(xiàn)的技術(shù)，達到課程設(shè)計的目標。</p><p>　　分析數(shù)字頻率計的功能，完成功能模塊的劃分，分別用VHDL語言完成底層模塊的設(shè)計和以原理圖的方法完成頂層模塊的設(shè)計，分別對各個模塊以及頂層模塊進行仿真分析，最后得出實驗結(jié)果。</p><p>　　3.2設(shè)計方法和開發(fā)步驟</p><p

20、>　　3.2.1 設(shè)計方案</p><p>　　1、間接測頻法（測周法）：</p><p>　　測量單位時間內(nèi)被測信號的周期數(shù)，即在閘門時間內(nèi)對被測信號的脈沖進行計數(shù)。若閘門打開時間為T，被測信號通過閘門進入計數(shù)器的計數(shù)值為Nx，則可求的被測信號的頻率fx=Nx/T，當閘門時間T=1s時，fx=Nx（Hz），即計數(shù)器計數(shù)值就是被測信號的頻率值。當被測信號頻率范圍不同的時候，通常會選擇

21、不同的閘門時間，以得到較精確的測量結(jié)果。</p><p><b>　　直接測頻法：</b></p><p>　　被測信號的頻率fx應(yīng)遠大于產(chǎn)生閘門信號的基準頻率，否則測頻將產(chǎn)生較大的誤差。此處僅以閘門時間T=1s為例進行設(shè)計，由于閘門信號的起始時間與被測信號的邊沿不同步，因此計數(shù)結(jié)果會有+1或—1的誤差，假設(shè)該誤差可在允許范圍內(nèi)。</p><p&g

22、t;　　由于直接測頻法適用于高頻信號的頻率測量，間接測頻法適用于低頻信號的頻率測量。本設(shè)計采用了直接測量法，在一定閘門時間內(nèi)測量被測信號的脈沖個數(shù)。</p><p><b>　　3.2.2實驗步驟</b></p><p>　　打開MAX+PLUSII軟件→新建.vdh文本文件→輸入代碼并保存→單擊“file”中的project→單擊“Set project to cu

23、rrent file”→單擊“MAX+PLUII”中的Compiler進行編譯→新建.scf波形文件并保存→選擇“node”→單擊“enter nodes from SNF”導(dǎo)入輸入輸出→單擊“MAX+PLUII”中的“simulator”進行波形仿真。</p><p><b>　　3.3設(shè)計思路</b></p><p>　　采用VHDL語言設(shè)計一個復(fù)雜的電路系統(tǒng)，運

24、用自頂向下的設(shè)計思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計方法進行設(shè)計。在頂層對內(nèi)部各功能塊的連接關(guān)系和對外的接口關(guān)系進行了描述，而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。</p><p>　　先將各個子模塊采用VHDL語言編程，并進行仿真與調(diào)試，然后通過這些子模塊畫出頂層模塊，進行仿真，得出波形。</p><p><b>　　3.4設(shè)計難點</b></

25、p><p>　　數(shù)字頻率計的設(shè)計需要許多模塊的組成，有閘門控制電路、十進制計數(shù)器、鎖存器、動態(tài)掃描器和七段譯碼器。數(shù)字頻率計的設(shè)計的工作量很大，當然在設(shè)計時碰到許多問題。</p><p>　　1、一開始沒有思路，經(jīng)過查看資料，知道測量頻率有兩種方案：測周法和測頻率法。在做的時候要確定一個標準時鐘信號，根據(jù)一個時鐘周期內(nèi)的待測信號的個數(shù)，就可知道待測信號的頻率。</p><p

26、>　　2、在編寫閘門控制電路的代碼是遇到了困難，不知使能信號、清零信號、鎖存信號要設(shè)置成多大。</p><p>　　3、由于要連的線很多，很容易連錯。在做網(wǎng)絡(luò)標號時要注意一定要點中此線，當你雙擊此線，可以看到它們是連在一起的</p><p>　　4、做出來的每一模塊文件都要放在同一文件夾中，而且每一模塊的代碼都要進行編譯，由于做的模塊比較多，要記住編譯之前要把編譯的文件設(shè)置成當前文件

27、才行。在做原理圖時要改變某一模塊的代碼，改變后要重新編譯才行。</p><p>　　5、做原理圖仿真波形時，看不到波形。那是由于參數(shù)的設(shè)置不對，仿真時間變長，波形的頻率設(shè)置的大一些，可以看到波形。由于軟件的限制，看到的波形有所失真。</p><p><b>　　4．設(shè)計結(jié)果與分析</b></p><p><b>　　4.1實驗結(jié)果&l

28、t;/b></p><p>　　4.1.1 測頻控制信號發(fā)生器</p><p>　　閘門信號產(chǎn)生電路如圖3所示，輸入標準時鐘信號，經(jīng)過閘門信號電路產(chǎn)生使能信號CNT、清零信號RST和鎖存信號LOAD。使能信號CNT和清零信號控制十進制的工作；而鎖存信號LOAD控制鎖存器的工作。</p><p>　　圖3測頻控制信號發(fā)生器模塊</p><p&

29、gt;　　4.1.2 十進制計數(shù)器</p><p>　　為了顯示方便，采用十進制計數(shù)器計數(shù)，其邏輯符號如圖4所示。十進制計數(shù)器只有十個不同的狀態(tài)，并按十進制進位規(guī)律進行計數(shù)。閘門控制電路產(chǎn)生的清零信號RST和使能信號CNT接至計數(shù)器CLR端和ENA端，控制十進制的清零和使能狀態(tài)，而CLK端接的是待測信號。CO[3..0]輸出的是出現(xiàn)上升沿的個數(shù)，當計數(shù)溢出時，CARRY_OUT數(shù)值從0變?yōu)?，作為下一個十進制計數(shù)

30、器的時鐘信號。</p><p>　　圖4 十進制加法計數(shù)器模塊</p><p><b>　　4.1.3 鎖存器</b></p><p>　　為了使顯示結(jié)果穩(wěn)定顯示，需要將計數(shù)器每次記得的結(jié)果進行鎖存，其邏輯符號如圖5所示，閘門電路產(chǎn)生的LOAD接至鎖存器的LOAD端；十進制計數(shù)器輸出接至鎖存器的DIN[3..0]端，而鎖存器的輸出端DOUT[3

31、..0]作為動態(tài)掃描器的輸入端。</p><p><b>　　圖5 鎖存器模塊</b></p><p>　　4.1.4動態(tài)掃描輸出</p><p>　　動態(tài)掃描器使結(jié)果輸出更加清晰，其邏輯符號如圖6所示。動態(tài)掃描器的CLK端接一時鐘信號，而COUNT1[3..0]……COUNT6[3..0]分別接對應(yīng)的鎖存器輸出端。當CLK出現(xiàn)第一個上升沿時，

32、輸出COUNT1[3..0]中的數(shù)值，第二個上升沿時輸出COUNT2[3..0]的數(shù)值，以此類推，當出現(xiàn)第七個上升沿的時候有輸出COUNT1[3..0],也就是說六個上升沿一個循環(huán)。</p><p>　　圖6 動態(tài)掃描輸出模塊</p><p>　　4.1.5七段譯碼器</p><p>　　七段譯碼器電路如圖7所示，使輸出的結(jié)果更加形象化。動態(tài)掃描器的DOUT[3..

33、0]接至七段譯碼器的NUM[3..0]端，輸出端輸出的結(jié)果是 把NUM[3..0]數(shù)值轉(zhuǎn)化成數(shù)碼管顯示的形式。</p><p>　　圖7 數(shù)碼管顯示模塊</p><p><b>　　4.1.6頂層模塊</b></p><p><b>　　圖8 頂層模塊</b></p><p>　　4.2 程序簡要說

34、明</p><p>　　4.2.1 測頻控制信號發(fā)生器的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture behavior of testctl is</p><p>　　signal div2clk:std_logic;</p><p><b>　　begin </b></p><

35、p>　　process(clk)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then</p><p>　　div2clk<=not div2clk;</p><p><b>　　end if;<

36、/b></p><p>　　end process;</p><p>　　process(clk,div2clk)</p><p><b>　　begin </b></p><p>　　if (clk='0' and div2clk='0') then</p><

37、p><b>　　rst<='1';</b></p><p>　　else rst<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　load<=not div2cl

38、k;cnt<=div2clk;</p><p>　　end behavior;</p><p><b>　　仿真波形：</b></p><p>　　圖9 測頻控制信號發(fā)生器仿真波形</p><p>　　4.2.2 十進制加法計數(shù)器的結(jié)構(gòu)體VHDL源程序</p><p>　　architect

39、ure art of cnt10 is</p><p>　　signal cqi:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(clk,clr,ena) is</p><p><b>　　begin</b&g

40、t;</p><p>　　if clr='1' then cqi<="0000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if ena='1' then</p><p>　　if cqi=&qu

41、ot;1001" then cqi<="0000";</p><p>　　else cqi<=cqi+'1';</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b

42、>　　end if;</b></p><p>　　end process;</p><p>　　process(cqi) is</p><p><b>　　begin</b></p><p>　　if cqi="0000" then carry_out<='1'

43、;</p><p><b>　　else</b></p><p>　　carry_out<='0';</p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　co<=c

44、qi;</b></p><p>　　end architecture art;</p><p><b>　　仿真波形：</b></p><p>　　圖10 十進制仿真波形</p><p>　　4.2.3鎖存器的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture beha

45、vior of reg4b is</p><p><b>　　begin</b></p><p>　　process(load,din)</p><p><b>　　begin</b></p><p>　　if load'event and load='1' then<

46、/p><p>　　dout<=din;</p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　end behavior;</p><p><b>　　鎖存器波形仿真：</b></p><p&

47、gt;　　圖11 鎖存器波形仿真</p><p>　　4.2.4 動態(tài)掃描的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture art of scan is</p><p>　　signal c:std_logic_vector(2 downto 0);</p><p><b>　　begin</b>&l

48、t;/p><p>　　process(clk) is</p><p><b>　　begin</b></p><p>　　if (clk'event) and clk='1' then</p><p><b>　　c<=c+1;</b></p><p&g

49、t;<b>　　case c is</b></p><p>　　when "001"=>s<="000";dout<=count1;</p><p>　　when "010"=>s<="001";dout<=count2;</p><

50、p>　　when "011"=>s<="010";dout<=count3;</p><p>　　when "100"=>s<="011";dout<=count4;</p><p>　　when "101"=>s<="100&

51、quot;;dout<=count5;</p><p>　　when "110"=>s<="101";dout<=count6;c<="001";</p><p>　　when others=>s<="000";dout<="0000";<

52、;/p><p><b>　　end case;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p><b>　　end art;</b></p><p><b>　　動態(tài)掃描波形

53、仿真：</b></p><p>　　圖12 動態(tài)掃描波形仿真</p><p>　　4.2.5 數(shù)碼管顯示的結(jié)構(gòu)體VHDL源程序</p><p>　　architecture art of deled is</p><p>　　signal led:std_logic_vector(6 downto 0);</p>&

54、lt;p><b>　　begin</b></p><p>　　process(num)</p><p><b>　　begin</b></p><p>　　case num is</p><p>　　when"0000"=>led<="1111110&

55、quot;;</p><p>　　when"0001"=>led<="0110000";</p><p>　　when"0010"=>led<="1101101";</p><p>　　when"0011"=>led<="

56、1111001";</p><p>　　when"0100"=>led<="0110011";</p><p>　　when"0101"=>led<="1011011";</p><p>　　when"0110"=>led<

57、;="1011111";</p><p>　　when"0111"=>led<="1110000";</p><p>　　when"1000"=>led<="1111111";</p><p>　　when"1001"=&g

58、t;led<="1111011";</p><p>　　when"1010"=>led<="1110111";</p><p>　　when"1011"=>led<="0011111";</p><p>　　when"1100&

59、quot;=>led<="1001110";</p><p>　　when"1101"=>led<="0111101";</p><p>　　when"1110"=>led<="1001111";</p><p>　　when ot

60、hers=>led<="1000111";</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　a<=led(6);b<=led(5);c<=led(4);d<=led(3);</p><p>　

61、　e<=led(2);f<=led(1);g<=led(0);</p><p><b>　　end art;</b></p><p>　　數(shù)碼管顯示波形仿真：</p><p>　　圖13 數(shù)碼管顯示波形仿真</p><p>　　4.2.6 頂層模塊波形仿真</p><p>　　圖

62、14 頂層模塊波形仿真</p><p><b>　　5．實驗小結(jié)</b></p><p>　　本設(shè)計采用EDA技術(shù)，利用測頻法的原理和VHDL語言，采用自上向下的設(shè)計方法，實現(xiàn)了一個可以測量1~999999Hz的信號頻率6位頻率計。，并在MAX+PLUSⅡ軟件平臺下對設(shè)計項目進行的了編譯和時序仿真。實驗結(jié)果表明，該系統(tǒng)能夠滿足本次設(shè)計的要求，并且具有測量誤差小，可靠性

63、高的優(yōu)點。本文的設(shè)計工作能作為電子測量與儀表技術(shù)的基礎(chǔ)，為計算機、通訊設(shè)備、音頻視頻等科研生產(chǎn)領(lǐng)域提供較好的參考。</p><p>　　通過這個課程設(shè)計，我發(fā)現(xiàn)自己有很多不足，存在著知識上的漏洞。同時也看到了自己的實踐經(jīng)驗還是比較缺乏，理論聯(lián)系實際的能力還急需提高。這次課程設(shè)計讓我學(xué)到了很多，不僅是鞏固了先前學(xué)的EDA技術(shù)的理論知識，而且也培養(yǎng)了我的動手能力，更令我的創(chuàng)造性思維得到拓展。在課程設(shè)計中一個人的力量是

64、遠遠不夠的，真正的完成任務(wù)需要共同的智慧與勞動，團結(jié)協(xié)作是我們成功的一項非常重要的保證。</p><p>　　還有一點是我們做任何事情都無法缺少的，那就是細心認真。此次設(shè)計我們就深深地體會到了，由于編程的時候沒有做到足夠的細心，導(dǎo)致一串代碼弄混了。但是密密麻麻的英文字母混在一起，我始終沒有發(fā)現(xiàn)。最終在調(diào)試的時候，就出現(xiàn)了問題。只知道出現(xiàn)了問題，就是不知道到問題的根源在哪里，好長時間都沒有找出問題的所在。這也讓我真

65、正的明白了，科學(xué)的嚴謹性，它不允許出半點差錯，否則后果會是比較麻煩的。做其他事情也一樣，都需要我們付出足夠的認真去對待，才能順利的完成。</p><p>　　對我而言，知識上的收獲重要，精神上的豐收更加可喜。讓我知道了學(xué)無止境的道理。我們每一個人永遠不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。挫折是一份財富，經(jīng)歷是一份擁有。這次課程設(shè)計必將成為我人生旅途上一個非常美好的回憶！<

66、;/p><p><b>　　參考文獻</b></p><p>　　[1]. 譚會生，張昌凡.EDA技術(shù)及應(yīng)用[M].第2版.西安：西安電子科技大學(xué)出版社，2004</p><p>　　[2]. 劉江海，孫俊逸.EDA技術(shù)[M].第2版.武漢：華中科技大學(xué)出版社，2011</p><p>　　[3]. 潘松，黃繼業(yè).EDA技術(shù)

67、與VHDL語言[M].第2版.北京：清華大學(xué)出版社，2007</p><p>　　[4]. 楊頌華，初秀琴 .電子線路EDA仿真技術(shù)[M].第1版.西安：西安交通大學(xué)出版社，2007</p><p>　　[5]. 張璟.數(shù)字頻率計的VHDL源文件設(shè)計與仿真[M].中國水運（理論版）.2006</p><p>　　[6]. 包明 .EDA技術(shù)與可編程器件的應(yīng)用[M].