數(shù)字頻率計的介紹畢業(yè)論文外文翻譯

1、<p><b>　　學 位 論 文</b></p><p>　　太原工業(yè)學院學位論文英文翻譯</p><p>　　作 者 姓 名： </p><p>　　學科、專業(yè) ： 通信工程 </p><p>　　學 號 ： <

2、/p><p>　　指 導 教 師： </p><p>　　完 成 日 期： </p><p><b>　　英文原文：</b></p><p>　　Introduction of digital frequency meter</p><p>　　Digital

3、 Frequency of communications equipment, audio and video, and other areas of scientific research and production of an indispensable instrument. Programming using Verilog HDL Design and Implementation of the digital freque

4、ncy, in addition to the plastic part of the measured signal, and digital key for a part of the show, all in an FPGA chip to achieve. The entire system is very lean, flexible and have a modification of the scene.</p>

5、;<p>　　1 And other precision measuring frequency Principle.</p><p>　　Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measur

6、ement gate measured pulse signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signal

7、s.</p><p>　　Based on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitat

8、ions, such as the accuracy and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferen

9、ces gated signal GATE issued by the MCU, GATE time width on the frequency measurement</p><p>　　2 Frequency of achieving</p><p>　　Frequency Measurement accuracy of such method. Can be simplified

10、as shown in the diagram. Map CNT1 and CNT2 two controllable counter, standard frequency (f) signal from the CN F1 clock input cI K input, the signal measured after the plastic (f) CNT2 clock input cI K input. Each counte

11、r in the CEN input as enable end, used to control the counter count. When the gate signal is HIGH Preferences (Preferences start time). Signal measured by the rising edge of the D flip-flop input, launched at the sa</

12、p><p>　　3And the median frequency of relevant indicators</p><p>　　Median: At the same time the figures show that up to the median. The usual eight-count frequency of only several hundred yuan can b

13、uy. For high precision measurements, nine just beginning, the middle is 11, 13 can be relatively high.      Overflow of:-the ability to promote itself to overflow the equivalent of the total. Some of

14、 the frequency with overflow function, which is the highest overflow does not display only shows that the bit behind, in order to achieve the purpose of the median. Here</p><p>　　4 Time and Frequency Measure

15、ment</p><p>　　Compared to traditional methods of circuit design, EDA technology uses VHDL language to describe circuit system, including circuit structure, behavior, function and interface logic. Verilog HDL

16、 description of a multi-level system hardware functions, and support top-down design features. Designers can not understand the hardware structure. Start from the system design, on the top floor of a system block diagram

17、 of the structure and design, in a diagram with Ver-ilog HDL acts on the circuit descri</p><p>　　In the time-frequency measurement method, the multi-cycle synchronization is a high precision, but still unres

18、olved ± a word error, mainly because of the actual gate edge and standard frequency synchronization is not filling pulse edge Tx=N0T0-△t2+△t1, if accurately measured short interval Δ t1 and Δ t2, will be able to acc

19、urately measure time intervals Tx, eliminating ± a word counting error, so as to further enhance accuracy.      To measure a short time interval Δ t1 and Δ t2, commonly used </p><p>

20、;　　Delay quantitative thinking depend on the realization of the delay stability delay unit, the unit depends on the resolution of the delay time delay element.      Delay device as a unit can be pass

21、ive conduit, or other active devices gate circuit. Among them, Traverse shorter delay time (nearly the speed of light transmission delay), the gate delay time longer. Taking into account delays can be predictive ability

22、final choice of the CPLD devices, the realization of the short time interval measur</p><p>　　It has been anal yzed,multi-cycle synchronization frequency measurement, the measurement uncertainty:   

23、;   When the input f0 10 MHz, 1 s gate time, the uncertainty of measurement of ±1×10-7/s. When the measurement and quantification of delay circuit with short intervals combined, the uncertainty of mea

24、surement can be derived from the following.     In the use of cycle synchronization, multi-analyte Tx for the cycle value of T0 time base for the introduction of the cycle. Tx= NT0+△t1-△<

25、/p><p>　　5 Frequency of VHDL Design</p><p>　　ALTERA use of the FPGA chip EPF10K10 companies, the use of VHDL programming language design accuracy of frequency, given the core course, ISPEXPER simul

26、ation, design verification is successful, to achieve the desired results. Compared to the traditional frequency, the frequency of FPGA simplify the circuit board design, increased system design and the realization of rel

27、iability, frequency measurement range of up to 100 MHz and achieve a digital system hardware and software, which is digital logi</p><p>　　This design uses the AL TERA EPF10K10 FPGA chip, the chip pin the del

28、ay of 5 ns, frequency of 200 MHz, the standardization of application VHDL hardware description language has a very rich data types, the structure of the model is hierarchical, The use of these rich data types and levels

29、of the structure model of a complex digital system logic design and computer simulation, and gradually improve after the automatic generation integrated to meet the requirements of the circuit structure of the d</p>

30、;<p>　　----------------------from Vin Skahill.VHDL for Programmable Logic page76-88</p><p>　　VHDL Design Flow</p><p>　　It's useful to understand the overall VHDL design environment b

31、elbre jumping inlo the language itself. Thew aw several steps in a VHDL- based design process, often called the deign flow. These steps are applicable to any HDL- based design process and are outlined in Figure 1.</p&

32、gt;<p><b>　　front-end</b></p><p><b>　　steps</b></p><p>　　(painful,but no uncommon)</p><p>　　(very painful!)</p><p><b>　　back-end<

33、;/b></p><p><b>　　steps</b></p><p>　　P.1 Steps in a VHDL or other HDL-based design flow</p><p>　　The so-called "flont end" begins with figuring out the basic

34、 approach and building blocks at the block-diagram level. Large logic design, like software programs, are usually hierarchical, and VHDL gives you a good famework for defining modules and their interfaces and filling in

35、the details later.</p><p>　　The next step is the actual writing of VHDL code for modules, their interfaces, and their internal details. Since VHDL is a text-based language, in principle you can use any text

36、editor for this part of the job. However, most design environments include a specialized VHDL text editor that makes the job a little easier; Such editors include features like automatic highlighting of VHDL keywords, au

37、tomatic indenting, built-in templates for frequently used plogram structures, and built-in syntax che</p><p>　　Once you've written some code, you will want to compile it, of course. A VHDL compiler analy

38、zes your code for syntax errors and also checks it for compatibility with other modules on which it relies. It also creates the inlternal information that is needed for a simulator to process your design later. As in oth

39、er programming endeavors, you probably shouldn't wait until the very end of coding to compile all of your code. Doing a piece at a time can prevent you from proliferating syntax errors,inc</p><p>　　Perha

40、ps the most satisfying step come next-simulation A VHDL simulator allows you to define and apply inputs to your design, and to observe its kind you might do as homework in a digital-design class, you would probably gener

41、ate inputs and observe outputs manually. But for larger projects, VHDL gives you tile ability to create "test benches" that automatically apply inputs and compare them with expected outputs.</p><p>

42、;　　Actually, simulation is just one piece of a larger step called verification Sure,it is satisfying to watch your simulated circuit produce simulated outputs, but the purpose of simulation is larger -it is to verify tha

43、t tle circuit works as desired. In a typical large project, a substantial amount of effort is expended both during and after the coding stage to define test cases that exercise the circuit over a wide range of logical op

44、erating conditions. Finding design bugs at this stage has a hig</p><p>　　Note that there are at least two dimensions to verification. In functional verification, we study the circuit's logical operation

45、independent of timing considerations; gate delays and other timing parameters are considered to be zero. In timing verification, we study the circuit's operation including estimated sequential devices like flip-flops

46、 are met. It is customary to perform thorough functional verification before starting the back-end steps. However, our ability to do timing verification a</p><p>　　After verification, we are ready to move in

47、to the "back-end" stage The nature of and tools for this stage vary somewhat, depending on the target technology for the design, but there are three basic steps. The first is synthesis, converting the VHDL desc

48、ription into a set of primitives or components that call be assembled in the target technology. For example, with PLD or CPLD, the synthesis tool may generate two-level sum-of-products equations .With ASIC, it may genera

49、te a Iist of gates and a ne</p><p>　　In the fitting step, a fitting tool or fitter maps the synthesized primitives or components onto available AND-OR elements For an ASIC. it may mean laying down individua

50、l gates in a pattern and finding ways to connect them within the physical constraints of the ASIC die: this is called the place-and-route process. The designer can usually specify additional constraints at this stage, su

51、ch as the placement of modules with a chip or the pin assignments of extrnal input and output</p><p><b>　　pins.</b></p><p>　　The "final” step is timing verification of the fitte

52、d circuit It is only at this stage that the actual circuit delays due to wire lengths, electrical loading, and other factors can be calculated with reasonable precision. It is usual during this step to apply the same tes

53、t cases that were used in functional verification, but in this step they are run against the circuit as if will actually be built.</p><p>　　As in any other creative process, you may occasionally take two ste

54、ps forword and one step back (or worse!) As suggested in the figure, during coding you may encounter problems that force you to go back and rethink your hierarchy, and you will almost certainly have compilation and simul

55、ation errors that force you to rewrite parts of the code.</p><p>　　The most painful problems am the ones that you encounter in the back end of the design flow .For example, if the synthesized design doesn&#

56、39;t fit into an available FPGA or doesn't meet timing requirements, you may have to go back as far as rethinking your whole design approach. That's worth rememberlng- excellent tooIs are still no substitute for

57、careful thought at the outset of a design.</p><p>　　----------------------from Volnei A.Pedroni.Circuit Design with VHDL page3-5</p><p><b>　　中文譯文：</b></p><p><b>　

58、　數(shù)字頻率計的介紹</b></p><p>　　數(shù)字頻率計是通信設備、音、視頻等科研生產(chǎn)領域不可缺少的測量儀器。采用Verilog HDL編程設計實現(xiàn)的數(shù)字頻率計，除被測信號的整形部分、鍵輸入部分和數(shù)碼顯示部分外，其余全部在一片F(xiàn)PGA芯片上實現(xiàn)。整個系統(tǒng)非常精簡，且具有靈活的現(xiàn)場可更改性。</p><p><b>　　1 等精度測頻原理</b></

59、p><p>　　頻率的測量方法主要分為2 種方法:</p><p>　　(1) 直接測量法, 即在一定的閘門時間內(nèi)測量被測信號的脈沖個數(shù)。</p><p>　　(2) 間接測量法, 例如周期測頻法、V F 轉(zhuǎn)換法等。間接測頻法僅適用測量低頻信號。</p><p>　　基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低, 在實用中有較大

60、的局限性, 而等精度頻率計不但具有較高的測量精度, 而且在整個頻率區(qū)域能保持恒定的測試精度。頻率測量方法的主要測量預置門控信號GATE是由單片機發(fā)出，GATE的時間寬度對測頻精度影響較少，可以在較大的范圍內(nèi)選擇，只要FPGA中32 b計數(shù)器在計100 M信號不溢出都行，根據(jù)理論計算GATE的時間寬度Tc可以大于42．94 s，但是由于單片機的數(shù)據(jù)處理能力限制，實際的時間寬度較少，一般可在10～0．1 s間選擇，即在高頻段時，閘門時間較短

61、；低頻時閘門時間較長。這樣閘門時間寬度Tc依據(jù)被測頻率的大小自動調(diào)整測頻，從而實現(xiàn)量程的自動轉(zhuǎn)換，擴大了測頻的量程范圍；實現(xiàn)了全范圍等精度測量，減少了低頻測量的誤差。</p><p>　　本設計頻率測量方法的主要測量控制框圖如圖1 所示。圖1 中預置門控信號GA TE 是由單片機發(fā)出, GA TE的時間寬度對測頻精度影響較少, 可以在較大的范圍內(nèi)選擇, 只要FPGA 中32 b 計數(shù)器在計100M 信號不溢出都行

62、, 根據(jù)理論計算GA TE 的時間寬度T c 可以大于42194s, 但是由于單片機的數(shù)據(jù)處理能力限制, 實際的時間寬度較少, 一般可在10～ 011 s 間選擇, 即在高頻段時, 閘門時間較短; 低頻時閘門時間較長。這樣閘門時間寬度T c 依據(jù)被測頻率的大小自動調(diào)整測頻, 從而實現(xiàn)量程的自動轉(zhuǎn)換, 擴大了測頻的量程范圍; 實現(xiàn)了全范圍等精度測量, 減少了低頻測量的誤差。</p><p><b>　　2

63、 頻率計的實現(xiàn)</b></p><p>　　等精度測頻的實現(xiàn)方法 ?？珊喕癁镃NT1和CNT2是兩個可控計數(shù)器，標準頻率(f )信號從CN F1的時鐘輸入端cI K輸入，經(jīng)整形后的被測信號(f )從CNT2的時鐘輸入端cI K輸入。每個計數(shù)器中的CEN輸入端為使能端，用來控制計數(shù)器計數(shù)。當預置閘門信號為高電平(預置時間開始)時。被測信號的上升沿通過D觸發(fā)器的輸入端，同時啟動兩個汁數(shù)器計數(shù)；同樣，當預置

64、閘門信號為低電平(預置時間結(jié)束)時，被測信號的上升沿通過D觸發(fā)器的輸出端，使計數(shù)器停止計數(shù)。</p><p>　　3 頻率計的位數(shù)及相關指標 </p><p>　　位數(shù)：同時最多能顯示的數(shù)字位數(shù)。平常計數(shù)式的8位頻率計只有幾百元就可買到。對于高精度的測量，9位剛剛開始，11位算中等，13位才能算比較高級。 </p><p>　　溢出位：把溢出位算進去的總等效位。有些

65、頻率計帶有溢出功能，即把最高位溢出不顯示而只顯示后面的位，以便達到提高位數(shù)的目的。這里個別指標是估計值。 </p><p>　　速度：即每秒能出多少位。有了高位數(shù)的但測量特別慢也失去了意義。平常計數(shù)式的8位頻率計，測量10MHz信號、1秒閘門能得到10,000,000Hz，這實際上才是7位（位數(shù)等于取常用對數(shù)后的值），要想得到8位，需要10秒閘門；要想得到9位，需要100秒閘門，依次類推，即便顯示允許，11位需要

66、10000秒的測量時間了。但無論如何，還是每秒7位。因此，要想快速得到高位數(shù)則必須高速度。 </p><p>　　分辨：這就像一個電壓表最小可以分辨出多大的電壓的指標是類似的，越小越好，單位ps（皮秒）。1000ps=1ns。假設你用1ns的頻率計要分辨出1e-12的誤差，就需要1ns/1e-12=1000秒的時間。而假設你有另外一個頻率計的分辨是100ps，那么測量時間就可以縮短10倍為100秒，或者可以在相同

67、的1000秒下測量出1e-14的誤差。</p><p><b>　　4 時間頻率測量</b></p><p>　　相比傳統(tǒng)的電路系統(tǒng)設計方法，EDA技術采用VHDL語言描述電路系統(tǒng)，包括電路的結(jié)構、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設計特點。設計者可不必了解硬件結(jié)構。從系統(tǒng)設計入手，在頂層進行系統(tǒng)方框圖的劃

68、分和結(jié)構設計，在方框圖一級用Ver-ilog HDL對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實現(xiàn)FPGA的設計。</p><p>　　時間頻率測量是電子測量的重要領域。頻率和時間的測量已越來越受到重視，長度、電壓等參數(shù)也可以轉(zhuǎn)化為與頻率測量有關的技術來確定。本文通過對傳統(tǒng)的多周期同步法進行探討，提出了多

69、周期同步法與量化時延法相結(jié)合的測頻方法。 </p><p>　　最簡單的測量頻率的方法是直接測頻法。直接測頻法就是在給定的閘門信號中填入脈沖，通過必要的計數(shù)電路，得到填充脈沖的個數(shù)，從而算出待測信號的頻率或周期。在直接測頻的基礎上發(fā)展的多周期同步測量方法，在目前的測頻系統(tǒng)中得到越來越廣泛的應用。多周期同步法測頻技術的實際閘門時間不是固定的值，而是被測信號的整周期倍，即與被測信號同步，因此消除了對被測信號計數(shù)時產(chǎn)生

70、的±1個字誤差，測量精度大大提高，而且達到了在整個測量頻段的等精度測量，</p><p>　　在時頻測量方法中，多周期同步法是精度較高的一種，但仍然未解決±1個字的誤差，主要是因為實際閘門邊沿與標頻填充脈沖邊沿并不同步</p><p>　　Tx=N0T0-△t2+△t1，如果能準確測量出短時間間隔Δt1和Δt2，也就能夠準確測量出時間間隔Tx，消除±1個字的計

71、數(shù)誤差，從而進一步提高精度。</p><p>　　為了測量短時間間隔Δt1和Δt2，通常使用模擬內(nèi)插法或游標法與多周期同步法結(jié)合使用，雖然精度有很大提高，但終未能解決±1個字的誤差這個根本問題，而且這些方法設備復雜，不利于推廣。</p><p>　　要得到精度高，時間響應快，結(jié)構簡單的頻率和時間測量方法是比較困難的。</p><p>　　從結(jié)構盡量簡單同時

72、兼顧精度的角度出發(fā)，將多周期同步法與基于量化時延的短時間間隔測量方法結(jié)合，實現(xiàn)了寬頻范圍內(nèi)的等精度高分辨率測量。</p><p>　　量化時延法測短時間間隔 </p><p>　　光電信號可以在一定的介質(zhì)中快速穩(wěn)定的傳播，且在不同的介質(zhì)中有不同的延時。通過將信號所產(chǎn)生的延時進行量化，實現(xiàn)了對短時間間隔的測量。</p><p>　　其基本原理是“串行延遲，并行計數(shù)”

73、，而不同于傳統(tǒng)計數(shù)器的串行計數(shù)方法，即讓信號通過一系列的延時單元，依靠延時單元的延時穩(wěn)定性，在計算機的控制下對延時狀態(tài)進行高速采集與數(shù)據(jù)處理，從而實現(xiàn)了對短時間間隔的精確測量。</p><p>　　量化時延思想的實現(xiàn)依賴于延時單元的延時穩(wěn)定性，其分辨率取決于單位延時單元的延遲時間。</p><p>　　作為延時單元的器件可以是無源導線，有源門器件或其他電路。其中，導線的延遲時間較短(接近光

74、速傳播的延遲)，門電路的延遲時間相對較長?？紤]到延遲可預測能力，最終選擇了CPLD器件，實現(xiàn)對短時間間隔的測量。 </p><p>　　將短時間間隔的開始信號送入延時鏈中傳播，當結(jié)束信號到來時，將此信號在延時鏈中的延時狀態(tài)進行鎖存，通過CPU讀取，判斷信號經(jīng)過的延時單元個數(shù)就可以得到短時時間間隔的大小，分辨率決定于單位延時單元的延時時間。</p><p>　　一般來講，為了測量兩個短時間間

75、隔，使用兩組延時和鎖存模塊，但實際上，給定的軟件閘門時間足夠大，允許CPU完成取數(shù)的操作，即能夠在待測時間間隔結(jié)束之前取走短時間隔Δt1對應的延時單元的個數(shù)，通過一定的控制信號，可以只用一組延時和鎖存單元，這樣可以節(jié)省CPLD內(nèi)部的資源。利用多周期同步與量化時延相結(jié)合的方法，計算公式為：</p><p>　　T=n0t0+n1t1-n2t1 </p><p>　　上式中，n0為對填充脈沖的

76、計數(shù)值；t0為填充脈沖的周期，即100ns；n1為短時間隔Δt1對應的延時單元的個數(shù)；n2為短時間隔Δt2對應的延時單元的個數(shù)；t1為量化延遲器件延時單元的延遲量(4.3ns)。 這樣，利用多周期同步法，實現(xiàn)了閘門和被測信號同步；利用量化時延法，測量了原來測不出來的兩個短時間間隔，從而準確地測量了實際閘門的大小，也就提高了測頻的精度。</p><p>　　由于頻率合成器輸出的頻率信號最小只能調(diào)到10Hz，把X

77、DU-17的測量值作為標準，可以計算出樣機測頻的精度。</p><p>　　例如，被測信號為15.000010MHz時被測信號為5.00001002MHz時，從上面的計算可以看出，樣機的分辨率已達ns量級，下面從理論分析的角度來說明這一點。</p><p>　　前面已經(jīng)分析過，多周期同步法測頻時，它的測量不確定度為：</p><p>　　當輸入f0為10MHz，閘門

78、時間為1s時，測量的不確定度為±1×10-7/s。當與量化延時測量與短時間間隔電路相結(jié)合時，測量的不確定度可以從下述推導出來。</p><p>　　在采用多周期同步法時，Tx為待測的多周期值，T0為采用的時基周期。</p><p>　　Tx= NT0+△t1-△t2 </p><p>　　與量化延時電路相結(jié)合后有：</p><

79、p>　　Tx= NT0+(N1-N2)td±δTx </p><p>　　這里，δTx為測量的不準確度。</p><p>　　對上式微分得： \δTx≤±2td </p><p>　　由上式可知，此方法的測量精度取決于td，它的穩(wěn)定性與大小直接影響測量值的不確定度。所以采用各種方法，計數(shù)器可在整個頻率量程內(nèi)實現(xiàn)等精度的測量，而且測量精度有顯

80、著提高，測量分辨率提高到4.3ns，且消除了±1個字的理論誤差，精度提高了20多倍。</p><p>　　結(jié)束語 本文將給出了一種新的測頻方法?；诖朔椒ǖ念l率計的數(shù)字電路部分集成在一片CPLD中，大大減小了整個儀器的體積，提高了可靠性，且達到了很高的測量分辨率。</p><p>　　5 頻率計的VHDL 設計</p><p>　　利用ALTERA公司

81、的FPGA芯片EPF10K10，使用VHDL編程語言設計等精度頻率計，給出核心程序，經(jīng)過ISPEXPER仿真后，驗證設計是成功的，達到預期結(jié)果。傳統(tǒng)的頻率計相比，F(xiàn)PGA的頻率計簡化了電路板的設計，提高了系統(tǒng)設計的實現(xiàn)性和可靠性，測頻范圍達到100 MHz，實現(xiàn)了數(shù)字系統(tǒng)硬件的軟件化，這是數(shù)字邏輯設計的新趨勢。</p><p>　　本設計采用AL TERA 公司的FPGA 芯片EPF10K10, 該芯片管腳間的延

82、遲為5 ns, 即頻率為200MHz, 應用標準化的硬件描述語言VHDL 有非常豐富的數(shù)據(jù)類型, 他的結(jié)構模型是層次化的, 利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構模型, 對復雜的數(shù)字系統(tǒng)進行邏輯設計并用計算機仿真, 逐步完善后進行自動綜合生成符合要求的、在電路結(jié)構上可實現(xiàn)的數(shù)字邏輯, 再下載到可編程邏輯器件中, 即可完成設計任務。</p><p>　　--------------譯自文斯凱赫爾著的VHDL邏輯設計7

83、6-88頁</p><p><b>　　VHDL設計流程</b></p><p>　　在深入了解VHDL語言之前．先理解VHDL設計環(huán)境是很有幫助的?；赩HDL的設計過程有幾個步驟，通常稱為設計流程。這些步驟適用于何基于硬件描述晤言的設計過程，由圖.1概略表示。</p><p><b>　　前</b></p>

84、<p><b>　　端 </b></p><p><b>　　步</b></p><p><b>　　驟</b></p><p>　　(雖然是痛苦的，但是很平常)</p><p>　　后 (很痛苦的!)</p><p><b&g

85、t;　　端</b></p><p><b>　　步</b></p><p><b>　　驟</b></p><p>　　圖1.VHDL或其它基于HDL的設計流程步驟</p><p>　　所謂的“前端”步驟，就是從方框圖層次上寫出基本方法和結(jié)構快。像軟件程序那樣的大的邏輯設計通常是分層次的

86、，VHDL給出了很好的框架用于定義模塊及其界面，細節(jié)內(nèi)容隨后再填充。</p><p>　　下一步是實際寫出模塊，界面，及其內(nèi)部細節(jié)的VHDL代碼。由于VHDL是基于文本的語言，原則上可以用任何文本編輯器完成這部分工作。然而，大多數(shù)設計環(huán)境包括特別的VHDL文本編輯器，使得工作更簡單些。這樣的編輯器有一些特點，例如，VHDL關鍵詞的突出顯示，自動縮進，常用程序結(jié)構的內(nèi)置模板，內(nèi)置語法檢查和編譯器快速啟動。</

87、p><p>　　一旦寫出某個代碼，你就想編譯它，VHDL語法編譯器會分析你的代碼有沒有語法錯誤，并檢查它與其它模塊的兼容性。它還用于處理設計的模擬器所需要的內(nèi)部信息。像其它編程工作一樣，你可能不想等到所有的代碼編譯完。一次做一點，可防止擴散語法錯誤以及不一致命名，等等，而且在完成項目之前就給你一種“欲罷不能”的感覺。</p><p>　　下一步是模擬，這也許是最滿意的步驟，VHDL模擬器允許你

88、定義輸入并應用到設計中去，同時觀察輸出而不必建立物理電路。在小型項目中，如在數(shù)學設計課上的作業(yè)，你可以手工產(chǎn)生輸入并與預期的輸出比較。</p><p>　　實際上，模擬只是被稱為驗證的一部分，當然，看到模擬的電路產(chǎn)生輸出是令人滿意的，但模擬的目的要更高些，它要驗證電路是否按預期的那樣工作。在典型的大型項目中，在編碼過程中和之后，都需要做大量的動作來定義很寬范圍的邏輯操作條件，以及在這些條件下電路運行的測試情況。在

89、這個步驟如能找出設計上的問題，是很有用的，如果在以后才找到問題，則通常必須重新做所有的“后端“步驟。</p><p>　　要注意，至少有兩個方面的問題需要驗證。在功能驗證中，主要研究不考慮定地條件下的邏輯操作，門延遲和其它定時參數(shù)都讓認為是零。在定時驗證中主要研究包含了估算延遲的電路操作，驗證如觸發(fā)器這樣的時序器件的建立，保持以及其它的定時要求。按慣例，在開始“后端”步驟前，要充分做好功能驗證。但是，在這一步做定

90、時驗證通常是受限制的，因為時序行為非常依賴于綜合以及擬合的結(jié)果。我們可以做些初步的定時驗證，以獲得全部設計過程中的一些安慰，但具體的定時驗證必須到最后才能做。</p><p>　　驗證之后，就可以進行“后端”的工作了。這一步驟的性質(zhì)和用到得工具，依據(jù)設計的目標技術會有些不同，但仍可分為三個基本的步驟。第一步為綜合，就是將VHDL的描述轉(zhuǎn)換成能在目標技術中使用的基本元素和部件的集合。例如，用PLD或者CPLD，綜合

91、工具可產(chǎn)生兩極“與-或”等式，用ASIC將產(chǎn)生一個門電路的列表以及一個網(wǎng)表，用來指定門之間的如何互聯(lián)。設計者可提供一些技術上的約束條件來“幫助”綜合工具，如邏輯層次的最大數(shù)或所用邏輯緩沖器的強度。</p><p>　　在擬合步驟，擬合工具將被綜合的原始或元件映射到可得到的器件資源上。對于PLD或CPLD，這可能意味著將等式轉(zhuǎn)化為可行的“與-或”元件。對于ASIC，它可能意味著以一定模式放置各個門，并找出在ASIC

92、模片的物理約束條件，各個門的連接方法，這稱為布局與布線。在這個階段，設計者通?？梢蕴岢鲱~外的約束條件，如模塊在芯片中的布局或外部輸入輸出引腳的分配。</p><p>　　“最后”的步驟是被擬合的電路的定時驗證，只有在這一步，由于邊線長度，電氣負載其他因素引起的時基電路延遲，才以合適的精度進行計算。通常這一步使用了和驗證一樣的測試條件，但這一步它們是按照實際構成的電路來運行的。</p><p&g

93、t;　　跟任何其它創(chuàng)造性過程一樣，你可能會偶爾前進在后退半步（或者更糟）。如圖所示，你可能在編碼時遇到的一些問題，迫使你回頭并重新考慮層次結(jié)構，你完全可能遇到編譯或模擬錯誤使你重寫部分代碼。</p><p>　　最痛苦的問題是在設計流程的后端遇到的。例如，若綜合的設計不適于可行的FPGA或不符合定時的要求，你可能不得不重新考慮整個設計。值得記住的是：出色的工具并不能代替設計之初的細心籌謀。</p>