1Mb高速低功耗SRAM的設計.pdf_第1頁
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文檔簡介

1、大的位線電容是片上高速緩存性能的主要瓶頸。本論文中通過使用分級分割位線的方法降低了存儲器的位線電容,進而也降低了SRAM的動態(tài)功耗。修正并推導了文獻中的功耗、讀取時間以及如何分塊的方程。結合推導的公式,對存儲矩陣的結構進行劃分,通過計算表明,采用HDBL結構的存儲矩陣所使用的晶體管的數(shù)目只比普通結構的存儲矩陣多4.1%。通過對HDBL結構的存儲單元進行讀寫操作對管子尺寸的約束以及SNM的推導和仿真,確定了此結構存儲單元的管子尺寸。仿真結

2、果表明,采用此結構的存儲單元的穩(wěn)定性更高。以降低功耗為主要目的,又對存儲矩陣進行了分塊,并對此SRAM進行了合理的布局。在SRAM的外圍電路的設計中,采用分塊譯碼、預譯碼、分級譯碼來提高譯碼速度和降低功耗。采用文獻所提出的電流靈敏放大器電路來進行讀操作的放大。仿真結果表明,T=25℃,頻率為10MHz時,采用上述結構的譯碼速度分別為:行譯碼1.48ns,列譯碼以及塊譯碼0.27ns,靈敏放大器的速度為0.29ns。此HDBL SRAM在

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