FPGA中數(shù)字時(shí)鐘管理模塊的設(shè)計(jì).pdf

1、隨著現(xiàn)場(chǎng)可編程邏輯器件(programmable logic device，PLD)快速的發(fā)展，系統(tǒng)設(shè)計(jì)也進(jìn)入"片上可編程系統(tǒng)"(system on programmable chip，SOPC)的時(shí)代；芯片朝著高密度、低電壓、低功耗、高速度方向前進(jìn)?？删幊踢壿嬈骷母呙芏?，高速度的發(fā)展對(duì)可編程邏輯器件的系統(tǒng)時(shí)鐘管理也提出了更高的要求，如何在芯片系統(tǒng)密度和速度逐漸增加的情況下更好的管理時(shí)鐘系統(tǒng)？DLL(delay locked loop

2、)、PLL(phase locked loop)、DCM(digital clock management)等系統(tǒng)時(shí)鐘管理模塊就相應(yīng)的被提出。
　　本篇論文重點(diǎn)研究的是華微電子科技有限公司的HWD2V1K芯片的數(shù)字時(shí)鐘管理。數(shù)字時(shí)鐘管理模塊主要有三個(gè)方面的功能：DCM主要提供三個(gè)主要的功能：去時(shí)鐘偏移，進(jìn)行頻率綜合以及提供相位調(diào)整。這三種功能分別是由延遲鎖相環(huán)，數(shù)字頻率合成器(digital frequency synthesis

3、er，DFS)以及數(shù)字相移器(digital phase shifter，DPS)來實(shí)現(xiàn)的。本文重點(diǎn)對(duì)這三個(gè)模塊如何實(shí)現(xiàn)其功能進(jìn)行了詳細(xì)的分析。
　　FPGA內(nèi)有大量的時(shí)鐘緩沖器以及分布到FPGA內(nèi)部各個(gè)模塊的時(shí)鐘布線，時(shí)鐘在經(jīng)過緩沖器和時(shí)鐘線時(shí)不可避免的會(huì)產(chǎn)生時(shí)鐘偏移，這樣就會(huì)影響系統(tǒng)的同步性能，DCM通過對(duì)可變延遲線的控制插入相應(yīng)的延遲以抵消時(shí)鐘傳輸過程的產(chǎn)生的延遲，從而消除時(shí)鐘偏移。
　　我們知道 FPGA的應(yīng)用范圍非

4、常廣，因此用戶可能會(huì)用到各種不同的時(shí)鐘。例如有的需要對(duì)時(shí)鐘進(jìn)行分頻，有的需要對(duì)時(shí)鐘倍頻，這些都對(duì)時(shí)鐘的多樣性提出了更高的要求。DLL能夠很好的實(shí)現(xiàn)分頻，然而如果讓DLL提供4，8，16倍頻是很困難的，DCM中的頻率合成器通過對(duì)參數(shù)的設(shè)置能夠提供最高為32倍的倍頻。
　　隨著時(shí)鐘頻率的提高，輸出時(shí)鐘的相位要求越來越高。DLL提供的四個(gè)CLK0、CLK90、CLK180、CLK270時(shí)鐘相位已經(jīng)不能滿足用戶的要求。這時(shí) DCM中的數(shù)字