一種改進(jìn)PS-LDPC碼的研究及FPGA設(shè)計(jì).pdf_第1頁
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文檔簡(jiǎn)介

1、LDPC碼因其逼近Shannon極限的優(yōu)秀譯碼性能而受到廣泛關(guān)注，并被納入LTE和第四代通信系統(tǒng)標(biāo)準(zhǔn)中。在此背景下，LDPC碼的性能提高及其硬件實(shí)現(xiàn)一直是研究的重點(diǎn)。為此本文從LDPC碼的設(shè)計(jì)方面就PS-LDPC類碼的圍長(zhǎng)特性提出了優(yōu)化方案，并從硬件設(shè)計(jì)方面提出了一種適用于這種PS-LDPC類碼的可配置的FPGA設(shè)計(jì)方案。
　　本文首先概述了PS-LDPC類碼有關(guān)的基本理論，并以此為基礎(chǔ)分析了傳統(tǒng) PS-LDPC類碼圍長(zhǎng)衰減不理想

2、的原因。為了優(yōu)化圍長(zhǎng)特性，本文提出一種基于PEG思想的環(huán)查找算法，并以不同的方式將這種算法應(yīng)用于PS-LDPC碼和QC-LDPC碼的設(shè)計(jì)中。并得到更優(yōu)的圍長(zhǎng)衰減曲線。
　　其次，給出了基于PS-LDPC類碼的FPGA硬件設(shè)計(jì)模型。這種模型采用了消息傳輸?shù)穆窂竭x擇機(jī)制，實(shí)現(xiàn)了部分計(jì)算處理單元的可重用，因此這種設(shè)計(jì)降低了硬件資源開銷。改進(jìn)的PS-LDPC碼還保證了糾錯(cuò)性能。此外還引入流水化設(shè)計(jì)，并實(shí)現(xiàn) Gbps的吞吐率性能。這種設(shè)計(jì)模

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