FPGA功耗評估和低功耗結構研究.pdf

1、隨著集成電路工藝進入納米尺寸，芯片功耗成為一個越來越重要的設計因素。根據最新的研究[1]表明，相對專用集成電路(ApplicationSpecificIntegratedCircuit，ASIC)，現場可編程門陣列器件(Field-ProgrammableGateArray，FPGA)實現相同功能電路的動態(tài)功耗是其7～14倍，靜態(tài)功耗是7-58倍。因此，這極大的限制了FPGA在移動設備，嵌入式領域等功耗嚴格的場合的應用。
　　為了

2、對FPGA進行準確的功耗評估，使得FPGA的結構設計人員，CAD流程開發(fā)人員和眾多的應用開發(fā)人員更加深入的理解FPGA內部的功耗消耗，從而更有利于相關人員采用各種低功耗措施，本文在功耗模型及評估方面做了探索。在參考了學術界常用的功耗模型以及考慮了商用FPGA的電路復雜性，本文提出了一種結合開關級和宏單元的混合功耗模型，該模型針對復雜的FPGA內部邏輯單元，建立了基于跳表延時，輸出負載和跳變狀態(tài)三維的查找表，用于計算其動態(tài)功耗。對于互連/

3、時鐘線網，采用開關級的功耗模型。針對復旦大學的FDP3芯片，本文根據上述模型建立了精確的功耗庫。
　　此外，本文搭建了仿真驗證平臺。該平臺讀入線網文件，自動生成SPICE網表。并且設計了蒙特卡洛波形生成器，用于生成波形激勵SPICE網表。本文根據10個電路SPICE網表仿真與評估軟件的結果對比，表明上述模型的最大誤差在36％以內，平均誤差在17％。
　　此外，為了探索更優(yōu)的低功耗互連結構，本文采用多倫多大學的VPR軟件，在通