基于FPGA的SSD控制器設(shè)計(jì)與實(shí)現(xiàn).pdf

1、隨著計(jì)算機(jī)技術(shù)的飛速發(fā)展，CPU運(yùn)算速度的越來(lái)越快，傳統(tǒng)的機(jī)械式硬盤(pán)的讀取與寫(xiě)入速度在一定程度上已經(jīng)制約了計(jì)算機(jī)的發(fā)展。為滿足時(shí)代需求讀寫(xiě)速度更加快捷的固態(tài)硬盤(pán)因此產(chǎn)生。目前較為主流的固態(tài)硬盤(pán)的存儲(chǔ)介質(zhì)是閃存Flash，與機(jī)械硬盤(pán)相比，采用這種結(jié)構(gòu)可以使固態(tài)硬盤(pán)具有更好的防震抗摔性、更高的讀寫(xiě)速度，更低的功耗以及無(wú)噪音、工作范圍大等優(yōu)點(diǎn)。但是Flash經(jīng)過(guò)多次擦寫(xiě)以后，其可靠性會(huì)降低。而且外部數(shù)據(jù)的傳輸速度遠(yuǎn)遠(yuǎn)大于閃存介質(zhì)的固態(tài)硬盤(pán)的傳

2、輸速度。為了減少固態(tài)硬盤(pán)Flash的擦寫(xiě)次數(shù)，引入了性價(jià)比更高的DDR3 SDRAM作為固態(tài)硬盤(pán)的緩存。
　　本文的主要內(nèi)容與具體的研究方向:本文通過(guò)對(duì)DDR3 SDRAM工作機(jī)制和基本結(jié)構(gòu)的分析，結(jié)合JESD79-3E規(guī)范，對(duì)DDR3控制器進(jìn)行深入研究，采用自頂向下的設(shè)計(jì)思想，模塊化的設(shè)計(jì)思路，最終確定了采用DDR3作為緩存的SSD控制器的整體設(shè)計(jì)方案。本文主要采用Verilog HDL語(yǔ)言對(duì)DDR3控制器進(jìn)行設(shè)計(jì)。設(shè)計(jì)完成的命

3、令控制模塊，負(fù)責(zé)控制讀寫(xiě)操作，初始化操作等功能。
　　在完成控制器設(shè)計(jì)后，基于Altera公司的StratixⅣ產(chǎn)品，在Quartus11.0開(kāi)發(fā)環(huán)境下，采用Verilog HDL語(yǔ)言編寫(xiě)了Test Bench測(cè)試平臺(tái)。利用Modelsim6.6d仿真工具對(duì)控制器的各個(gè)模塊進(jìn)行軟件仿真，并且給出初始化模塊、讀寫(xiě)模塊等關(guān)鍵子模塊的RTL級(jí)仿真結(jié)果，以及在Modelsim中得到的時(shí)序圖，驗(yàn)證控制器能夠正常進(jìn)行初始化和讀寫(xiě)操作。并對(duì)存儲(chǔ)