一種粗細結構的時間數(shù)字轉換器的研究與設計.pdf

1、科學技術的迅猛發(fā)展使得人們對于精密時間的量化要求越來越高，在大量的科學研究中，傳統(tǒng)的時間量化方式已經無法滿足實際需求，因此，可以對極小時間間隔信號進行高精度測量的時間數(shù)字轉換(Digital-to-Time Convertion)技術應運而生。隨著集成電路工藝的逐步發(fā)展，時間數(shù)字轉換器(TDC)被廣泛應用到工程研究和科學實踐領域，如高能物理實驗中測量粒子的飛行時間測量，醫(yī)學上的正電子斷層掃描、衛(wèi)星同步、激光測距、雷達測距等。TDC作為時

2、間測量的核心單元，它的性能優(yōu)劣直接決定著時間測量精度的高低。因此，高精度TDC的研究具有重要的科學和實踐意義。
　　現(xiàn)有的TDC主要有兩種實現(xiàn)方式：基于專用集成電路(ASIC)和基于現(xiàn)場可編輯門陣列(FPGA)，定制化設計能夠在結構設計上進行優(yōu)化從而能達到皮秒測時精度。本文在針對不同結構的TDC性能分析的基礎上，提出了一種采用ASIC方式實現(xiàn)的粗-細結構 TDC。論文首先分別介紹了模擬型和數(shù)字型 TDC的結構和原理并進行了優(yōu)缺點分

3、析；著重針對延遲鎖定環(huán)中各部分的結構和原理進行了詳細研究和分析；并對初始控制端電路、鑒頻鑒相器和電荷泵進行了優(yōu)化設計。然后在此基礎之上提出了一種粗細結構 TDC，并詳細闡述了各個部分的構成和原理：粗計數(shù)部分采用延遲線循環(huán)計數(shù)的方式，重點設計了具有特定延遲時間的延遲單元、計數(shù)結構和用于信號采樣的對稱結構 D觸發(fā)器，在達到高動態(tài)范圍的同時解決了由于信號傳輸路徑不對稱造成的誤差累積；中間計數(shù)級采用基本延遲線結構量化粗計數(shù)部分的剩余時間誤差，提

4、高了測時效率且減少了電路面積；細計數(shù)部分采用雙延遲鎖定環(huán)結構達到穩(wěn)定的高精度測量。此外論文給出了鏈接三個計數(shù)部分之間的連接結構，確保了輸入中間級和細計數(shù)級的時間間隔與上一級剩余時間誤差相符。論文最后采用0.5μm CMOS工藝，利用Cadence Spectre軟件對文中所提出的粗細結構時間數(shù)字轉換器整體電路進行了設計和仿真驗證，并對仿真結果進行了誤差分析。
　　仿真結果表明：電路在125MHZ的時鐘下正常工作，整個TDC的指標，