基于Parallel-Fast算法的極化碼譯碼器研究與設(shè)計(jì).pdf_第1頁(yè)
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1、極化碼是目前唯一一種能夠通過嚴(yán)格的數(shù)學(xué)方法證明可以達(dá)到信道容量的編碼方式，并以優(yōu)異的性能成為5G eMBB場(chǎng)景的控制信號(hào)編碼技術(shù)方案。極化碼譯碼算法受本身的串行性所限制，并行度并不高，本文研究了Fast-SSC譯碼算法的并行性，提出了Parallel-Fast譯碼算法，設(shè)計(jì)了低延遲的Parallel-Fast譯碼器，主要工作如下：
　　1、研究了目前已有的極化碼高速譯碼算法和極化碼碼字的并行結(jié)構(gòu)，通過拆分Fast-SSC譯碼樹，提

2、高了Fast-SSC算法的并行度，提出了Parallel-Fast譯碼算法。與Fast-SSC算法相比，Parallel-Fast算法對(duì)(1024,512)、(2048,1024)和(4096,2048)碼字譯碼時(shí)，性能損失在0.01dB以內(nèi)，并行度分別提高了41.5％、40.9%和38.9%。
　　2、設(shè)計(jì)了基于專用指令集架構(gòu)的Parallel-Fast譯碼器。針對(duì)(1024,512)碼字，共設(shè)計(jì)了20種指令，指令長(zhǎng)度為138

3、bits?？刂破鞑捎?級(jí)流水，譯完一幀數(shù)據(jù)需要274個(gè)clock。采用(6,5,1)的量化方案，量化損失在0.01dB以內(nèi)。譯碼器中的運(yùn)算單元采用了半并行架構(gòu)，限制PE數(shù)量為32。
　　3、基于FPGA的測(cè)試平臺(tái)，在AWGN+BPSK環(huán)境下對(duì)譯碼器進(jìn)行了性能測(cè)試，測(cè)試結(jié)果表明譯碼器實(shí)現(xiàn)了 Parallel-Fast算法的譯碼功能。在 Altera5SGXEA7N2F45C2進(jìn)行綜合，工作頻率可達(dá)167MHz，吞吐率為0.6Gbps

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