基于FPGA的仲裁PUF技術(shù)研究.pdf

1、仲裁物理不可克隆函數(shù)（Arbiter Physical Unclonable Function，APUF）利用工藝偏差對邏輯門等傳輸延遲大小的影響，通過比較兩條對稱路徑的信號(hào)傳輸延遲，產(chǎn)生每個(gè)芯片確定的響應(yīng)值。仲裁PUF作為一種典型的強(qiáng)PUF，具有數(shù)量龐大的激勵(lì)響應(yīng)對，可以應(yīng)用在芯片身份識(shí)別、設(shè)備認(rèn)證等領(lǐng)域。在現(xiàn)場可編程門陣列（Field Programmable Gate Array,FPGA）上實(shí)現(xiàn)仲裁PUF，可能受到FPGA內(nèi)部布

2、線的影響，使兩信號(hào)通路不能完全對稱，導(dǎo)致仲裁PUF響應(yīng)的隨機(jī)性不理想。
　　本文提出了一種改善PUF響應(yīng)隨機(jī)性的方法，通過一個(gè)自動(dòng)調(diào)整電路實(shí)現(xiàn)改善仲裁PUF響應(yīng)隨機(jī)性的功能。通過自動(dòng)調(diào)整基于FPGA的仲裁PUF調(diào)整塊的控制輸入，使調(diào)整塊中兩路徑間的延遲差能夠補(bǔ)償布線不對稱造成的延遲偏差，實(shí)現(xiàn)改善仲裁PUF響應(yīng)隨機(jī)性的目的。本文設(shè)計(jì)的調(diào)整電路由激勵(lì)存儲(chǔ)、計(jì)數(shù)器、比較器以及一個(gè)計(jì)算模塊組成。通過初始化調(diào)整塊的輸入，計(jì)算輸入大量激勵(lì)時(shí)，