高速 adcdac 測(cè)試原理及測(cè)試方法

1、高速 高速 ADC/DAC 測(cè)試原理及測(cè)試方法 測(cè)試原理及測(cè)試方法 隨著數(shù)字信號(hào)處理技術(shù)和數(shù)字電路工作速度的提高，以及對(duì)于系統(tǒng)靈敏度等 要求的不斷提高，對(duì)于高速、高精度的 ADC、DAC 的指標(biāo)都提出了很高的要求。 比如在移動(dòng)通信、 圖像采集等應(yīng)用領(lǐng)域中， 一方面要求 ADC 有比較高的采樣率以 采集高帶寬的輸入信號(hào)， 另一方面又要有比較高的位數(shù)以分辨細(xì)微的變化。 因此， 保證 ADC/DAC 在高速采樣情況下的精度是一個(gè)很關(guān)鍵的問題。

2、 ADC/DAC 芯片的性能測(cè)試是由芯片生產(chǎn)廠家完成的，需要借助昂貴的半導(dǎo)體 測(cè)試儀器， 但是對(duì)于板級(jí)和系統(tǒng)級(jí)的設(shè)計(jì)人員來(lái)說(shuō)， 更重要的是如何驗(yàn)證芯片在 板級(jí)或系統(tǒng)級(jí)應(yīng)用上的真正性能指標(biāo)。 一、 ADC 的主要參數(shù) 的主要參數(shù) ADC 的主要指標(biāo)分為靜態(tài)指標(biāo)和動(dòng)態(tài)指標(biāo) 2 大類。靜態(tài)指標(biāo)主要有： ? Differential Non-Linearity (DNL) ? Integral Non-Linearity (INL)

3、 ? Offset Error ? Full Scale Gain Error 動(dòng)態(tài)指標(biāo)主要有： ? Total harmonic distortion (THD) ? Signal-to-noise plus distortion (SINAD) ? Effective Number of Bits (ENOB) ? Signal-to-noise ratio (SNR) ? Spurious free dynamic

4、 range (SFDR) 二、 二、ADC 的測(cè)試方案 的測(cè)試方案 要進(jìn)行 ADC 這些眾多指標(biāo)的驗(yàn)證，基本的方法是給 ADC 的輸入端輸入一個(gè)理 想的信號(hào)，然后對(duì) ADC 轉(zhuǎn)換以后的數(shù)據(jù)進(jìn)行采集和分析，因此，ADC 的性能測(cè)試 需要多臺(tái)儀器的配合并用軟件對(duì)測(cè)試結(jié)果進(jìn)行分析。 下圖是一個(gè)典型的 ADC 測(cè)試 方案： 碼型發(fā)生器由于是數(shù)字源，其時(shí)鐘抖動(dòng)很難控制到 1ps 以下，因此對(duì)于有 12bit 或更高精度的測(cè)試要求時(shí)，需要使用 E

5、SG 或 PSG 作為時(shí)鐘源，ESG 或 PSG 是高質(zhì)量的模擬源，所以其相噪指標(biāo)非常好.抖動(dòng)相當(dāng)于相噪的積分，因此 PSG 產(chǎn)生的時(shí)鐘抖動(dòng)可以<1ps。但由于 ESG/PSG 只能產(chǎn)生單端正弦波信號(hào)，所以和 ADC 接口時(shí)有時(shí)需要相應(yīng)的轉(zhuǎn)換電路，這個(gè)可參考芯片廠家的參考設(shè)計(jì)。 由于 ADC 的模擬部分對(duì)于數(shù)字噪聲非常敏感， 因此 ADC 的供電要模擬和數(shù)字 部分分開，PCB 板上還要對(duì)模擬部分電源做充分濾波。測(cè)試中需要采用高質(zhì)

6、量的 線性電源供電，Agilent 的 E363X 或 E364X 系列都可以滿足要求。 ADC 轉(zhuǎn)換后的結(jié)果要通過(guò)邏輯分析儀采集下來(lái)，邏輯分析儀工作在狀態(tài)采樣模式，需要使用的通道數(shù)取決于 ADC 的位數(shù)，狀態(tài)采樣率取決于 ADC 的采樣率， 存儲(chǔ)深度取決于采樣率和要分析的頻率分辨率， 同時(shí)邏輯分析儀還要能在高速數(shù) 據(jù)傳輸率下提供可靠靈活的連接。Agilent 的 16900 系列邏輯分析儀配合高性能 的 16950B 采集模塊和 S