眾核處理器的并行編程模型性能分析與優(yōu)化.pdf

1、隨著集成電路制造工藝的進(jìn)步和需求推動，單片處理器包含的內(nèi)核數(shù)量將呈現(xiàn)持續(xù)增長趨勢，未來處理器芯片將集成上百乃至上千或者更多的處理器核，這類處理器通常被稱為眾核（Many-core）處理器。盡管并行編程、編譯技術(shù)及并行編程模型經(jīng)歷了幾十年的發(fā)展歷程，但與硬件技術(shù)快速發(fā)展相比，軟件技術(shù)進(jìn)展遲緩。眾核技術(shù)的快速發(fā)展，給并行應(yīng)用的開發(fā)、并行編程模型、編譯技術(shù)研究提出嚴(yán)峻挑戰(zhàn)。一方面，眾核并行編程難度大。與傳統(tǒng)串行程序相比，針對眾核處理器并行編程

2、不僅需要考慮模塊劃分、邏輯結(jié)構(gòu)和程序控制，而且需要考慮數(shù)據(jù)劃分、線程同步、數(shù)據(jù)共享等一系列問題。在串行程序設(shè)計(jì)尚存在很多問題和挑戰(zhàn)的情況下，實(shí)現(xiàn)針對眾核處理器的高效并行編程將更加困難。因此，通過對現(xiàn)有并行編程模型在眾核系統(tǒng)上進(jìn)行性能分析，減少串行應(yīng)用向眾核系統(tǒng)并行程序轉(zhuǎn)化的復(fù)雜度，能夠?qū)崿F(xiàn)眾核系統(tǒng)的最大化并行性。另一方面，在眾核系統(tǒng)上進(jìn)行性能調(diào)優(yōu)困難。隨著處理器技術(shù)的不斷發(fā)展，眾核處理器片內(nèi)核規(guī)模數(shù)日益龐大，如何確保應(yīng)用程序性能和資源優(yōu)

3、化利用面臨越來越多的挑戰(zhàn)。特別是，基于異構(gòu)眾核的新型計(jì)算機(jī)系統(tǒng)，其結(jié)構(gòu)更為復(fù)雜，當(dāng)出現(xiàn)性能問題時，難以快速地定位問題并進(jìn)行調(diào)優(yōu)。此外，由于異構(gòu)眾核設(shè)計(jì)的特殊性，通過將大量硬件資源顯式地交由軟件管理，使得系統(tǒng)的性能更加依賴于軟件實(shí)現(xiàn)技術(shù)。因此，如果不考慮眾核處理器系統(tǒng)的特點(diǎn)，直接將傳統(tǒng)優(yōu)化方法應(yīng)用到眾核處理器系統(tǒng)中，勢必會造成眾核處理器的性能優(yōu)勢不能得到充分發(fā)揮，最終嚴(yán)重影響應(yīng)用程序的執(zhí)行效率。
　　本文圍繞眾核系統(tǒng)結(jié)構(gòu)并行編程模型