數(shù)字電路時鐘設(shè)計verilog語言編寫--

1、 電子線路設(shè)計與測試 電子線路設(shè)計與測試 實驗報告 實驗報告 一、 一、實驗名稱 實驗名稱 多功能數(shù)字鐘設(shè)計 二、 二、 實驗?zāi)康?實驗?zāi)康?1.掌握可編程邏輯器件的應(yīng)用開發(fā)技術(shù) ——設(shè)計輸入、編譯、仿真和器件編程； 2.熟悉一種 EDA 軟件使用； 3.掌握 Verilog 設(shè)計方法； 1.數(shù)字鐘電路系統(tǒng)由主體電路和擴(kuò)展電路兩大部分所組成。 2.秒計數(shù)器計滿 60 后向分計數(shù)器進(jìn)位，分計數(shù)器計滿 60 后向小時計數(shù)器進(jìn)位，小時計數(shù)器

2、按照“24 進(jìn)制”規(guī)律計數(shù)。 3.計數(shù)器的輸出經(jīng)譯碼器送顯示器。 五． 五． 設(shè)計步驟 設(shè)計步驟 1.列寫多功能數(shù)字鐘設(shè)計--層次結(jié)構(gòu)圖 多功能數(shù)字鐘頂層模塊（clock_main.v）小時計數(shù)器（counter24.v）分鐘計數(shù)器（counter60.v）秒鐘計數(shù)器（counter60.v）6進(jìn)制計數(shù)器（counter6.v）10進(jìn)制計數(shù)器（counter10.v）6進(jìn)制計數(shù)器（counter6.v）10進(jìn)制計數(shù)器（counter1

3、0.v）分頻模塊（fre_divider.v） 固定時刻 鬧鐘設(shè)定校時模塊 任意時刻鬧鐘（setclock.v）整點報時模塊 （baoshi.v）2.擬定數(shù)字鐘的組成框圖，在 Max+Plus II 軟件中，使用 Verilog 語言輸入，采用分層次分模塊的方法設(shè)計電路； 3.設(shè)計各單元電路并進(jìn)行仿真； 4.對數(shù)字鐘的整體邏輯電路圖，選擇器件，分配引腳，進(jìn)行邏輯綜合； 5.下載到 Cyclone II FPGA 實驗平臺上，實際