vhdl異步串行通信電路設(shè)計

1、基于VHDL的異步串行通信電路設(shè)計1引言隨著電子技術(shù)的發(fā)展，現(xiàn)場可編程門陣列FPGA和復(fù)雜可編程邏輯器件CPLD的出現(xiàn)，使得電子系統(tǒng)的設(shè)計者利用與器件相應(yīng)的電子CAD軟件，在實驗室里就可以設(shè)計自己的專用集成電路ASIC器件。這種可編程ASIC不僅使設(shè)計的產(chǎn)品達到小型化、集成化和高可靠性，而且器件具有用戶可編程特性，大大縮短了設(shè)計周期，減少了設(shè)計費用，降低了設(shè)計風(fēng)險。目前數(shù)字系統(tǒng)的設(shè)計可以直接面向用戶需求，根據(jù)系統(tǒng)的行為和功能要求，自上至

2、下地逐層完成相應(yīng)的描述﹑綜合﹑優(yōu)化﹑仿真與驗證，直到生成器件，實現(xiàn)電子設(shè)計自動化。其中電子設(shè)計自動化（EDA）的關(guān)鍵技術(shù)之一就是可以用硬件描述語言（HDL）來描述硬件電路。VHDL是用來描述從抽象到具體級別硬件的工業(yè)標(biāo)準語言，它是由美國國防部在80年代開發(fā)的HDL現(xiàn)在已成為IEEE承認的標(biāo)準硬件描述語言。VHDL支持硬件的設(shè)計、驗證、綜合和測試，以及硬件設(shè)計數(shù)據(jù)的交換、維護、修改和硬件的實現(xiàn)，具有描述能力強、生命周期長、支持大規(guī)模設(shè)計的

3、分解和已有設(shè)計的再利用等優(yōu)點。利用VHDL這些優(yōu)點和先進的EDA工具，根據(jù)具體的實際要求，我們可以自己來設(shè)計串口異步通信電路。廣告插播信息廣告插播信息維庫最新熱賣芯片：EL1501CMEL7457CULT1640ALCS8LTC1439CGMAX241EEAIAD9203ARUZQMV72DP5IRF7459MAX706CPAPBL3770A2串口異步通信的幀格式和波特率2.1串行異步通信的幀格式在串行異步通信中，數(shù)據(jù)位是以字符為傳送單

4、位，數(shù)據(jù)位的前、后要有起始位、停止位，另外可以在停止位的前面加上一個比特位(bit)的校驗位。其幀格式如圖1所示。起始位是一個邏輯0，總是加在每一幀的開始，為的是提醒數(shù)據(jù)接收設(shè)備接收數(shù)據(jù)，在接收數(shù)據(jù)位過程中又被分離出去。數(shù)據(jù)位根據(jù)串行通信協(xié)議，允許傳輸?shù)淖址L度可以為5、6、7或8位。通常數(shù)據(jù)位為7位或8位，如果要傳輸非II數(shù)據(jù)（假如使用擴展字符設(shè)置的文本或者二進制數(shù)據(jù)），數(shù)據(jù)位格式architecturecom_arcofcomisb

5、eginprocess(clk)variablecount:integerrange0to9:=0beginifen=0thencount:=0serial=1elsifrising_edge(clk)thenifcount=9thenserial=Send_data(9)elseserial=Send_data(count)count:=count1endifendifendprocessendcom_arc其中，Send_data(

6、0to9)表示需要發(fā)送的數(shù)據(jù)幀，發(fā)送時，開始位Send_data(0)必須為邏輯0，停止位Send_data(9)必須為邏輯1，否者與硬件電路連接的設(shè)備接收到的數(shù)據(jù)會出現(xiàn)錯誤。在發(fā)送每一幀之前，首先給輸入端en一個低電平脈沖，讓電路復(fù)位(count置0)，然后開始發(fā)送。變量count在進程中用來記錄發(fā)送的數(shù)據(jù)數(shù)目，當(dāng)數(shù)據(jù)幀發(fā)送完后，發(fā)送端就一直發(fā)送停止位(邏輯1)。3.3時序仿真選EDA工具，對VHDL源程序編譯。用的是Altera公司