常見(jiàn)電子類(lèi)硬件筆試題整理含答案

1、1硬件筆試題硬件筆試題模擬電路1、基爾霍夫定理的內(nèi)容是什么？基爾霍夫定律包括電流定律和電壓定律電流定律：在集總電路中，任何時(shí)刻，對(duì)任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。2、描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電子系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。反饋的類(lèi)型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反

2、饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線(xiàn)性和非線(xiàn)性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。3、有源濾波器和無(wú)源濾波器的區(qū)別無(wú)源濾波器：這種電路主要有無(wú)源組件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開(kāi)環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電

3、路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。數(shù)字電路1、同步電路和異步電路的區(qū)別是什么？同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒(méi)有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其它的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。2、什么是“線(xiàn)與“邏輯，

4、要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？將兩個(gè)門(mén)電路的輸出端并聯(lián)以實(shí)現(xiàn)與邏輯的功能成為線(xiàn)與。在硬件上，要用OC門(mén)來(lái)實(shí)現(xiàn)，同時(shí)在輸出端口加一個(gè)上拉電阻。由于不用OC門(mén)可能使灌電流過(guò)大，而燒壞邏輯門(mén)。3、解釋setup和holdtimeviolation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA2003.11.06上海筆試試題）Setupholdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)

5、據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setuptime.如不滿(mǎn)足setuptime這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持

6、不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。4、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容

7、。3鐘信號(hào)都沒(méi)有關(guān)系，譯碼輸出產(chǎn)生的毛刺通常是可以監(jiān)控的。同步電路是由時(shí)序電路(寄存器和各種觸發(fā)器)和組合邏輯電路構(gòu)成的電路，其所有操作都是在嚴(yán)格的時(shí)鐘控制下完成的。這些時(shí)序電路共享同一個(gè)時(shí)鐘ＣＬＫ，而所有的狀態(tài)變化都是在時(shí)鐘的上升沿(或下降沿)完成的。3、什么是“線(xiàn)與“邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求？（漢王筆試）線(xiàn)與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門(mén)來(lái)實(shí)現(xiàn)（漏極或者集電極開(kāi)路），由于不用oc門(mén)可能

8、使灌電流過(guò)大，而燒壞邏輯門(mén)，同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。（線(xiàn)或則是下拉電阻）4、什么是Setup和Holdup時(shí)間？（漢王筆試）5、setup和holdup時(shí)間區(qū)別.（南山之橋）6、解釋setuptime和holdtime的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化。（未知）7、解釋setup和holdtimeviolation，畫(huà)圖說(shuō)明，并說(shuō)明解決辦法。（威盛VIA2003.11.06上海筆試試題）Setupholdtime是測(cè)試芯片對(duì)輸入信號(hào)

9、和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿（如上升沿有效）T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間Setuptime.如不滿(mǎn)足setuptime這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。建立時(shí)間(SetupTime)和

10、保持時(shí)間（Holdtime）。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。如果不滿(mǎn)足建立和保持時(shí)間的話(huà)，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱(chēng)為建立時(shí)間裕量和保持時(shí)間裕量。8、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。（仕蘭微電子）9

11、、什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象？怎樣判斷？如何消除？（漢王筆試）在組合邏輯中，由于門(mén)的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門(mén)的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。10、你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎？（漢王筆試）常用邏輯電平：12V，5V，3.3V；TTL和CMOS不可以直接互連，由于TTL是在0.33.6V

12、之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。cmos的高低電平分別為:Vih=0.7VDDVil=0.9VDDVol=2.0vVil=2.4vVol=0.4v.用cmos可直接驅(qū)動(dòng)ttl加上拉后ttl可驅(qū)動(dòng)cmos.11、如何解決亞穩(wěn)態(tài)。（飛利浦－大唐筆試）亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)

13、態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。解決方法：1降低系統(tǒng)時(shí)鐘2用反應(yīng)更快的FF3引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播4改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)關(guān)鍵是器件使用比較好的工藝和時(shí)鐘周期的裕量要大。12、IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別。（南山之橋）同步復(fù)位在時(shí)鐘沿