基于fpga的數(shù)字系統(tǒng)設計-作業(yè)一

1、一、行為描述設計采用行為描述風格分別完成所給的三種同步器電路的設計，設計平臺選擇QuartusPrimeStard17.1。經(jīng)過綜合以后，所得的門級電路分別如圖1中的（a）、（b）、（c）所示。（a）（b）（c）圖1經(jīng)平臺綜合后所給出的三種同步器的門級電路二、功能仿真編寫測試文件，通過ModelsimAltera仿真平臺對設計得到的電路進行行為級仿真。所得結果分別如圖2的（a）、（b）、（c）所示。分析波形可以得知，第一個同步器實現(xiàn)了將

2、輸入波形延遲兩個時鐘再輸出的功能，其中reset信號為高表示系統(tǒng)復位。第二個同步器實現(xiàn)了檢測輸入信號是否有高電平出現(xiàn)的功能，只要輸入信號出現(xiàn)了高電平，則輸出將一直為高。第三個同步器實現(xiàn)了當reset信號有效時輸出低電平，否者當輸入信號為高電平時輸出為高電平，當輸入為低電平時輸出為時鐘的12分頻信號。同時輸出相對于輸入有兩個時鐘周期的延時。附件：附件：同步器一：moduleHomeWkOne(inputAsynch_ininputcloc

3、kinputresetoutputregSynch_out)regtemp=1b0always@(posedgeclock)beginif(reset)beginSynch_out=1b0endelsebeginSynch_out=temptemp=Asynch_inendendendmodule測試代碼：`timescale1ns1psmoduleHomeWkOne_test()testvectinputregistersregAsy

4、nch_inregclockregresetwireswireSynch_outassignstatements(ifany)HomeWkOnei1(ptmapconnectionbetweenmasterptssignalsregisters.Asynch_in(Asynch_in).Synch_out(Synch_out).clock(clock).reset(reset))initialbeginclock=1b0reset=1b