vhdl語言實(shí)例練習(xí) 鬧鐘系統(tǒng)控制電路

1、一、課程設(shè)計(jì)的目的與要求一、課程設(shè)計(jì)的目的與要求1設(shè)計(jì)目的?熟悉MAXPLUS2QuartusII軟件，掌握軟件的VHDL程序輸入、程序編譯和程序仿真操作；?學(xué)習(xí)利用VHDL語言設(shè)計(jì)鬧鐘系統(tǒng)控制電路程序。2設(shè)計(jì)要求?根據(jù)設(shè)計(jì)正文提出的鬧鐘控制電路功能設(shè)計(jì)相應(yīng)VHDL程序。?有能力的同學(xué)，可以在設(shè)計(jì)正文提出的鬧鐘功能基礎(chǔ)上，再提出新的功能并完成設(shè)計(jì)。二、設(shè)計(jì)正文二、設(shè)計(jì)正文設(shè)計(jì)一個(gè)鬧鐘系統(tǒng)控制電路，其功能如下：計(jì)時(shí)功能：是鐘表的基本功能，

2、這里要求設(shè)計(jì)的時(shí)鐘能夠顯示小時(shí)、分鐘、秒鐘（用戶可以選擇時(shí)鐘工作方式是24小時(shí)顯示方式或12小時(shí)顯示方式）。鬧鐘功能：用戶設(shè)置鬧鐘時(shí)間，當(dāng)時(shí)鐘時(shí)間與鬧鐘時(shí)間相同時(shí)，鬧鐘發(fā)出警報(bào)。VHDL源程序：源程序：LIBRARYIEEEUSEIEEE.STD_LOGIC_1164.ALLUSEIEEE.STD_LOGIC_UNSIGNED.ALL——包含庫和程序包entitynaozhongispt(clkreset:instd_logicrese

3、ttime:instd_logic_vect(16downto0)——端口表定義clkresetclocktime等輸入變量；elerthourminutesecind輸出變量clocktime:instd_logic_vect(16downto0)elert:outstd_logichour:outstd_logic_vect(4downto0)minute:outstd_logic_vect(5downto0)second:outs

4、td_logic_vect(5downto0))endnaozhongARCHITECTUREclockofnaozhongisSIGNALcount1:STD_LOGIC_VECT(5DOWNTO0)SIGNALcount2:STD_LOGIC_VECT(5DOWNTO0)SIGNALcount3:STD_LOGIC_VECT(4DOWNTO0)——設(shè)置信號count1count2count3BEGINsecond=count1由圖表

5、1看出在時(shí)鐘信號clk作用下，秒鐘由000000000001000010000100，依次遞增計(jì)時(shí)，并且從鬧鐘定時(shí)clocktime=00000000000000000，報(bào)時(shí)輸出elert=1完成報(bào)時(shí)功能。圖表2鬧鐘系統(tǒng)控制—秒鐘由圖2中可看出，當(dāng)秒鐘計(jì)時(shí)到second=111011即59秒時(shí)，跳轉(zhuǎn)到second=000000，并且有分鐘進(jìn)位minute=0000001，實(shí)現(xiàn)了進(jìn)位功能。圖表3鬧鐘系統(tǒng)控制—分鐘從圖3紅框中看出分鐘計(jì)時(shí)m

6、inute由000000000001，000010，000011，依次遞增完成分計(jì)時(shí)；并且鬧鐘功能依然有效。要完成顯示小時(shí)計(jì)時(shí)功能必須對時(shí)鐘進(jìn)行設(shè)定才能觀察得到，因此加入reset功能，當(dāng)將時(shí)間設(shè)定為resettime。圖表4鬧鐘系統(tǒng)控制—時(shí)鐘從圖表4中橙色和紅色方框中可以看出當(dāng)分鐘minute由111011進(jìn)位到000000，并且使小時(shí)位hour開始計(jì)時(shí)，分鐘每六十進(jìn)位，小時(shí)加1；當(dāng)reset=1時(shí)，將resettime=000001