qca的設計方法

1、QCA電路的設計方法用數(shù)字信號完成對數(shù)字量進行算術運算和邏輯運算的電路稱為數(shù)字電路或數(shù)字系統(tǒng)。由于它具有邏輯運算和邏輯處理功能，所以又稱數(shù)字邏輯電路?，F(xiàn)代的數(shù)字電路由半導體工藝制成的若干數(shù)字集成器件構造而成。邏輯門是數(shù)字邏輯電路的基本單元。存儲器是用來存儲二值數(shù)據(jù)的數(shù)字電路。從整體上看，數(shù)字電路可以分為組合邏輯電路和時序邏輯電路兩大類。組合邏輯電路為了用QCA設計組合邏輯電路，我們需要一種能夠表示布爾函數(shù)的方法。在QCA中，最佳的設計是

2、使用多數(shù)邏輯門。這與傳統(tǒng)數(shù)字電路中使用與門和或門之間，僅僅是因技術的改變引起邏輯風格的變化，但是關于設計風格的固有觀念仍然相同。首先，對于使用多數(shù)邏輯門為基本單元的綜合小型布爾電路，以與門和或門為輸入的三輸入多數(shù)門為例，如圖所示：對于復雜的組合邏輯電路，用多數(shù)邏輯門表示電路，首先要用卡諾圖化簡法化簡邏輯函數(shù)?？ㄖZ圖是真值表的變形，它可以將有n個變量的邏輯函數(shù)的2n個最小項組織在給定的方格矩陣中，同時為相鄰最小項（相鄰與項）運用鄰接律化簡

3、提供了直觀的圖形工具?？ㄖZ圖具有一個重要性質：可以從圖形上直觀地找出相鄰最小項。兩個相鄰最小項可以合并為一個與項并消去一個變量。在討論這種方法之前，以一個包含4個非相鄰最小項的布爾電路為例，介紹根據(jù)目前方法【1】表示電路需要的原則：原則：（1）確定布爾函數(shù)是不是多數(shù)門函數(shù)。布爾函數(shù)表示一個多數(shù)門函數(shù)只有它的4個最小項在卡諾圖中形成“T”或“倒T”結構，注意，不是多數(shù)門函數(shù)。（2）如果函數(shù)不是多數(shù)門函數(shù)，將函數(shù)分解成盡可能少的多數(shù)門函數(shù)。

4、要做到這一點，在卡諾圖中找到形成“T”或“倒T”結構且邏輯上相鄰的four0cubes；如果使用表格結構，我們需要找到一個以最小項或最大項為根的由三部分組成的樹結構。不管在T或數(shù)結構中，最多只有一個最大項。D觸發(fā)器可以通過帶有4個時區(qū)的QCA二進制線構建，在這種方法中，輸入信號傳輸?shù)捷敵龆酥辽傩枰?個完整的時鐘周期的延遲而且通過時間的安排對控制端進行控制。注意，對時間的安排和信號延遲需要仔細考慮。在傳統(tǒng)的邏輯電路設計中，時序邏輯電路常常

5、需要同步運行，這種電路可由Mealy狀態(tài)機模型（其輸出信號不僅與當前狀態(tài)有關，而且還與所有的輸入信號有關，即可以把Mealy型的輸出看成是當前狀態(tài)和所有輸入信號的函數(shù)）表示，Mealy模型由觸發(fā)器和組合邏輯兩部分構成。同樣，該模型可用于用QCA表示的時序邏輯電路中。在QCA電路中，四相時鐘信號不僅控制觸發(fā)器電路而且控制組合門電路。因此，在QCA設計中一個重要的時間限制是對任何一個邏輯門，所有的輸入必須同時到達，即所有的輸入必須在同一個時

6、區(qū)。在同步時序邏輯電路中，不僅所有輸入需要在同一時區(qū)，而且所有的觸發(fā)器應該在同一時間進行計算。因此，當進行這種類型的QCA電路設計時，必須確保所有有觸發(fā)器電路輸出（經(jīng)過組合邏輯電路）到下個觸發(fā)器輸入之間的所有路徑中的信號有相同的延遲，這樣就能滿足所有觸發(fā)器電路的輸入同時到達。由上述原則可得RS觸發(fā)器電路時間限制如下：（1）所有的狀態(tài)變量必須同時更新。如果在觸發(fā)器電路中，狀態(tài)變量是MV電路的輸出，那么，觸發(fā)器電路中的所有MV電路必須處于同

7、一時區(qū)。（2）對每個MV，所有輸入必須同時到達。即所有觸發(fā)器電路中的一個MV輸出信號到另一個該電路中的MV的輸入端的所有路徑必須具有相同的時間延遲。為了滿足QCA時序邏輯電路中的時間限制，作者提出了一種分配時區(qū)的拉伸算法。在該算法中，基本門電路包括MV電路、INV電路、扇出和線。作者還對QCA電路中由平面交聯(lián)引起的時間限制提出了一種分配算法。以上具體算法課參看論文【3】。方法2：通過卡諾圖化簡，然后以多數(shù)門邏輯電路作為基本單元[4]。以