電路分析實驗 - 湖南工學院歡迎您

1、數(shù)字電子技術實驗,實驗一 門電路,驗證性實驗,一、實驗目的,1、熟悉TTL芯片的引腳排列，了解主要參數(shù)的測試方法；２、掌握基本門電路邏輯功能的測試方法。,二、實驗原理,TTL集成與非門是數(shù)字電路中廣泛使用的一種基本邏輯門。使用時，必須對它的邏輯功能、主要參數(shù)和特性曲線進行測試，以確定其性能的好壞。與非門邏輯功能測試的基本方法是按真值表逐項進行。但有時按真值表測試顯得有些多余。根椐與非門的邏輯功能可知．當輸入端全為高電平時，輸出是

2、低電平；當有一個或幾個輸入端為低電平時，輸出為高電平。,,可以化簡邏輯函數(shù)或進行邏輯變換。,三、實驗內(nèi)容,(一)、測與非門的邏輯功能1、選擇雙4輸入與非門74LS20，按圖1.1接線； 2、輸入端、輸出端分別接LG電平開關、LG電平顯示LED指示燈元件盒上；集成塊及邏輯電平開關、邏輯電平顯示元件盒接上同一路5V電源。3、撥動電平開關，按表1.1中情況分別測出輸出電平。,圖1.1,表1.1,,(二)、測試與或非門的邏輯功

3、能,l、選兩路四輸入與或非門電路1個74LS55，按圖1.2接線： ２、輸入端接電平的插口，撥動開關當輸入端為下表情況時分別測試輸出端(8)的電位，將結(jié)果填入表1.2中：,圖1.2,表1.2,,(三)、測邏輯電路的邏輯關系,用74LS00電路組成下列邏輯電路，按圖1.3、圖1.4接線，寫出下列圖的邏輯表達表并化簡，將各種輸入電壓情況下的輸出電壓分別填入表1.3、表1.4中，驗證化簡的表達式。,圖1.3,圖1.4,A,B,Z,Z,表1.

4、3,表1.4,,(四)、觀察與非門對脈沖的控制作用,選一塊與非門74LS20按下面兩組圖1.5(a)、(b)接線，將一個輸入端接連續(xù)脈沖用示波器觀察兩種電路的輸出波形。,圖1.5,四、實驗注意事項,l、接拆線都要在斷開電源(5V)的情況下進行。2、TTL電路電源電壓Vcc = +5V；3、注意Vcc及地的接線不能接錯(不能接反且不能短接)，待仔細檢查后方可通電進行實驗。,五、 實驗儀器與設備,JD-2000通用電學實驗臺一臺

5、 CA8120A示波器一臺 DT930FD數(shù)字多用表一塊,六、實驗報告要求,整理實驗數(shù)據(jù),并對數(shù)據(jù)及波形進行一一分析，比較實驗結(jié)果，分析“與非門”的邏輯功能并作討論!,七、實驗思考題,、與非門什么情況下輸出高電平?什么情況下輸出低電平?與非門不用的輸入端應如何處理? 2、與或非門在什么情況下輸出高電平?什么情況下輸出低電平?與或非門中不用的與門輸入端應如何處理?不用的與門應如何處理?,實驗二 三態(tài)門

6、和OC門的研究 一、實驗目的 (1) 熟悉兩種特殊的門電路：三態(tài)門和OC門； (2) 了解“總線”結(jié)構的工作原理。 二、實驗原理 數(shù)字系統(tǒng)中，有時需把兩個或兩個以上集成邏輯門的輸出端連接起來，完成一定的邏輯功能。普通TTL門電路的輸出端是不允許直接連接的。圖2_1示出了兩個TTL門輸出短接的情況，為簡單起見，圖中只畫出了兩個與非門的推拉式輸出級。設門A處于截止狀態(tài)，若不短接，輸出應為高電平；

7、設門B處于導通狀態(tài)，若不短接，輸出應為低電平。在把門A和門B的輸出端作如圖3_2_1所示連接后，從電源Vcc經(jīng)門A中導通的T4、D3和門B中導通的 T5到地，有了一條通路，其不良后果為：圖3_2_1 不正常情況：普通TTL門電路輸出端短接 (1)輸出電平既非高電平，也非低電平，而是兩者之間的某一值，導致邏輯功能混亂。 (2)上述通路導致輸出級電流遠大于正常值(正常情況下T4和T5總有一個截止)，導致功耗劇增，發(fā)熱增大，

8、可能燒壞器件。 集電極開路門和三態(tài)門是兩種特殊的TTL電路，它們允許把輸出端互相連在一起使用。 1．集電極開路門(OC門) 集電極開路門(Open-Collector Gate)，簡稱OC門。它可以看成是圖3_2_1所示的TTL與非門輸出級中移去了T4、D3部分。集電極開路與非門的電路結(jié)構與邏輯符號如圖3_2_2所示。必須指出：OC門只有在外接負載電阻Rc和電源Ec后才能正常工作，如圖中虛線所示。,,,,,,,,

9、,,,,,,,,,,,,圖3_2_1 不正常情況：普通TTL門電路輸出端短接,圖3_2_2 集電極開路與非門,由兩個集電極開路與非門(0C)輸出端相連組成的電路如圖3_2_3所示，它們的輸出： 即把兩個集電極開路與非門的輸出相與(稱為線與)，完成與或非的邏輯功能。0C門主要有以下三方面的應用： (1) 實現(xiàn)電平轉(zhuǎn)換圖3_2_3 OC門的線與應用 無論是用TTL電路驅(qū)動CMOS電路還是用CMOS電路

10、驅(qū)動TTL電路，驅(qū)動門必須能為負載門提供合乎標準的高、低電平和足夠的驅(qū)動電流，即必須同時滿足下列四式： 驅(qū)動門 負載門 VOH(min) ≥ VIH(min) VOL(max) ≤ VIL(max) IOH(max) ≥ IIH IOL(max) ≥ IIL,,,,,,,,,,,圖3_2_3 OC門的

11、線與應用,其中:VOH(min)--門電路輸出高電平VOH的下限值； VOL(max) --門電路輸出低電平VOL的上限值； IOH(max)--門電路帶拉電流負載的能力，或稱放電流能力； IOL(max)—門電路帶灌電流負載的能力，或稱吸電流能力； VIH(min)--為能保證電路處于導通狀態(tài)的最小輸入(高)電平； VIL(max) --為能保證電路處于截止狀

12、態(tài)的最大輸入(低)電平。 IIH — 輸入高電平時流入輸入端的電流； IIL -- 輸入低電平時流出輸入端的電流。 當74系列或74LS系列TTL電路驅(qū)動CD4000系列或74HC系列CMOS電路時，不能直接驅(qū)動，因為74系列的TTL電路VOH(min) = 2.4V，74LS系列的TTL電路VOH(min)=2.7V，CD4000系列的CMOS電路VIH(min)=3.5V，74HC系列CMOS電路

13、VIH(min)=3.15V，顯然不滿足VOH(min) ≥ VIH(min) 最簡單的解決方法是在TTL電路的輸出端與電源之間接入上拉電阻Rc，如圖3_2_4所示。,,,,,,,,,,,圖3_2_4 TTL(OC)門驅(qū)動CMOS電路的電平轉(zhuǎn)換,(2)實現(xiàn)多路信號采集，使兩路以上的信息共用一個傳輸通道(總線)； (3)利用電路的線與特性方便地完成某些特定的邏輯功能。 在實際應用時，有時需將幾個OC門的輸出端短接，后面

14、接m個普通TTL與非門作為負載，如圖3_2_5所示。為保證集電極開路門的輸出電平符合邏輯要求，Rc的數(shù)值選擇范圍為：,,,,,,,,,,,圖3_2_5 計算OC門外接電阻Rc的工作狀態(tài),m'(7)個輸入端(a) 計算Rc最大值(b) 計算Rc最小值圖3_2_5 計算OC門外接電阻Rc的工作狀態(tài)其中 IcEO -- OC門輸出三極管T5截止時的漏電流； Ec — 外接電源電壓值； m -- TTL負載門

15、個數(shù)； n — 輸出短接的OC門個數(shù)； m’— 各負載門接到OC門輸出端的輸入端總和。 Rc值的大小會影響輸出波形的邊沿時間，在工作速度較高時，Rc的取值應接近Rc(min)。 2．三態(tài)門 三態(tài)門，簡稱TSL(Three-state Logic)門，是在普通門電路的基礎上，附加使能控制端和控制電路構成的。圖3_2_6所示為三態(tài)門的結(jié)構和邏輯符號。三態(tài)門除了通常的高電平和低電平兩種輸出狀態(tài)外，還有

16、第三種輸出狀態(tài)——高阻態(tài)。處于高阻態(tài)時，電路與負載之間相當于開路。圖(a)是使能端高電平有效的三態(tài)與非門，當使能端EN = 1時，電路為正常的工作狀態(tài)，與普通的與非門一樣，實現(xiàn)y = ；當EN = 0時，為禁止工作狀態(tài)，y輸出呈高阻狀態(tài)。圖(b)是使能端低電平有效的三態(tài)與非門，當 = 0時，電路為正常的工作狀態(tài)，實現(xiàn)Y = ；當 = 1

17、時，電路為禁止工作狀態(tài)，Y輸出呈高阻狀態(tài)。,,,,,,,,,,,,,,,,,,,,,,,,,圖3_2_6 三態(tài)門的結(jié)構和邏輯符號,三態(tài)門電路用途之一是實現(xiàn)總線傳輸?？偩€傳輸?shù)姆绞接袃煞N，一種是單向總線，如圖3_2_7(a)所示，功能表見表3_2_1所示，可實現(xiàn)信號A1、A2、A3向總線Y的分時傳送；另一種是雙向總線，如圖3_2_7(b)所示，功能表見表3_2_2所示，可實現(xiàn)信號的分時雙向傳送。單向總線方式下，要求只有需要傳輸信息的那個

18、三態(tài)門的控制端處于使能狀態(tài)(EN = 1)，其余各門皆處于禁止狀態(tài)(EN = O)，否則會出現(xiàn)與普通TTL門線與運用時同樣的問題，因而是絕對不允許的。,,,,,,,,,,,圖3_2_7 三態(tài)門總線傳輸方式,,,,,,,,,,,表3_2_1 單向總線邏輯功能 表3_2_2 雙向總線邏輯功能,三、預習要求 (1)根據(jù)設計任務的要求，畫出邏輯電路圖，并注明管腳號。 (2)擬出

19、記錄測量結(jié)果的表格。 (3)完成第七項中的思考題1、2、3。四、實驗內(nèi)容圖3_2_8 設計要求框圖 1、用三態(tài)門實現(xiàn)三路信號分時傳送的總線結(jié)構?？驁D如圖3_2_8所示，功能如表3_2_3所示。,,,,,,,,,,,,圖3_2_8 設計要求框圖,,表3_2_3 設計要求的邏輯功能,,在實驗中要求： (1)靜態(tài)驗證 控制輸入和數(shù)據(jù)輸入端加高、低電平，用電壓表測量輸出高電平、低電平的電壓值。 (2)動態(tài)驗

20、證 控制輸入加高、低電平，數(shù)據(jù)輸入加連續(xù)矩形脈沖，用示波器對應地觀察數(shù)據(jù)輸入波形和輸出波形。 (3)動態(tài)驗證時，分別用示波器中的AC耦合與DC耦合，測定輸出波形的幅值Vp­_p及高、低電平值。 2、用集電極開路(OC)“與非”門實現(xiàn)三路信號分時傳送的總線結(jié)構。 要求與實驗內(nèi)容1相同。 3、在實驗內(nèi)容2的電路基礎上將電源Ec從+5V改為+10V，測量OC門的輸出高、低電平的電壓值。 五、注意

21、事項 (1)做電平轉(zhuǎn)換實驗時，只能改變Ec，千萬不能將OC門的電源電壓+Vcc接至+10V，以免燒壞器件。 (2)用三態(tài)門實現(xiàn)分時傳送時，不能同時有兩個或兩個以上三態(tài)門的控制端處于使能狀態(tài)。 六、報告要求 (1) 畫出示波器觀察到的波形，且輸入與輸出波形必須對應，即在一個相位平面上比較兩者的相位關系。 (2)根據(jù)要求設計的任務應有設計過程和設計邏輯圖，記錄實際檢測的結(jié)果，并進行分析。 (3)

22、完成第七項中的思考題4。,,,,,,,,,,,七、思考題 用OC 門時是否需外接其它元件?如果需要，此元件應如何取值? 幾個OC 門的輸出端是否允許短接? 幾個三態(tài)門的輸出端是否允許短接?有沒有條件限制?應注意什么問題? 如何用示波器來測量波形的高、低電平? 八、實驗儀器與器材 1、JD-2000通用電學實驗臺一臺 2、CA8120A示波器一

23、臺 3、DT930FD數(shù)字多用表一塊 4、主要器材 74LS01 1片， 74LS04 1片， 74LS244 2片， 邏輯開關盒1個 電阻1kΩ 3只,,,,,,,,,,,實驗三 編碼器與譯碼器 一、實驗目的 1．驗證編碼器與譯碼器的邏輯功能。 2．熟悉集成編碼器與譯碼器的測試方法

24、及使用方法。 二、實驗原理 編碼器的功能是將一組信號按照一定的規(guī)律變換成一組二進制代碼。74148為8線--3線優(yōu)先編碼器，有8個編碼輸入端I0、Il、…I7和3個編碼輸出端A2A1A0。輸出為842l碼的反碼，輸入低電平有效。在邏輯關系上，I7為最高位，且優(yōu)先級最高。其真值表見表3_3_1。 表3_3_1 8線一3線優(yōu)先編碼器74148真值表,,,,,,,,,,,,,,,,,,,,注：其中S為使能端，

25、Ys為選通輸出端，YEX為擴展輸出端。 譯碼器的功能是將具有特定含義二進制碼轉(zhuǎn)換成相應的控制信號。7442為4線--10線譯碼器(BCD輸入)，有4個輸入端D、C、B、A(A為低位)和10個輸出端Y0、 Y1．．．Y9。譯碼輸出為低電平。真值表見表3_3_2 表3_3_2 4線 一10線譯碼器真值表,三、預習要求圖3_3_1 74LSl48和74LS04的引腳排列 復習教材中編碼器與譯碼器的有關

26、內(nèi)容，熟悉所用器件74LSl48、74LSl38 的引腳排列。,,,,,,,,,,,圖3_3_1 74LSl48和74LS04的引腳排列,四、實驗內(nèi)容及步驟 1、8線--3線優(yōu)先編碼器功能測試 8線--3線優(yōu)先編碼器74LSl48和反相器74LS04的引腳排列如圖3_3_1所示。圖4_2 優(yōu)先編碼器 (1) 在通用電學實驗臺上按圖4_2電路對優(yōu)先編碼器74LSl48和反相器74LS04進行連線。 (2) 在

27、輸入端按照表3_3_3加入高低電平（“0”態(tài)接地，“1”態(tài)接+Vcc(+5V)），用萬用表測試輸出電壓并將測試結(jié)果填入表3_3_3中。,,,,,,,,,,,圖3_3_4 譯碼器作為數(shù)據(jù)分配器,表3_3_3 測量優(yōu)先編碼器真值表,2、 3線--8線譯碼器的功能測試 3線--8線譯碼器74LSl38的引腳排列如圖3_3_3所示。 (1) 在通用電學實驗臺上將3線--8線譯碼器74LSl38 輸入端按照表3_3_4加入高

28、低電平，用萬用表測試輸出電壓并將測試結(jié)果填入表3_3_4中。 (2) 譯碼器作為數(shù)據(jù)分配器。按圖3_3_4接線，在脈沖輸入端D加入f = lkHz的矩形脈沖，同時用示波器觀察地址輸入為A2A1A0=000、010、100、11l時的輸入和各輸出端的波形，并按時問關系將輸入、輸出波形記錄下來,,,,,,,,,,,圖3_3_3 74LSl38的引腳排,表3_3_4 測量3線--8線譯碼器真值表,五、實驗儀器與器材

29、 1、JD-2000通用電學實驗臺一臺 2、CA8120A示波器一臺 3、DT930FD數(shù)字多用表一塊 4、主要器材 74LS148 1片， 74LS04 1片， 74LS138 1片， 邏輯開關盒1個 六、實驗報告 l、作出實測的74LSl48、74LSl38的真值表。畫出圖3_3_4實測的輸入、輸出波形。

30、 2．討論兩個器件輸入、輸出有效電平及使能端的作用。 七、思考題 1．74LSl38輸入使能端有哪些功能? 74LSl48輸入、輸出使能端有什么功能? 2．怎樣將74LSl38擴展為4--16線譯碼器？,,,,,,,,,,,,,,,實驗四 數(shù)據(jù)選擇器一、實驗目的 1．熟悉數(shù)據(jù)選擇器的基本功能及測試方法。2．學習用數(shù)據(jù)選擇器作邏輯函數(shù)產(chǎn)生器的方法。二、實驗原理數(shù)據(jù)選擇器的功

31、能是從多個通道的數(shù)據(jù)中選擇一個傳送到唯一的公共數(shù)據(jù)通道上。 74151是一種典型的集成數(shù)據(jù)選擇器，它有3個地址輸入端S2S1S0，可選擇I0～I7 8個數(shù)據(jù)源，具有兩個互補輸出端Z和。其功能表如表3_4_1所示。表3_4_1 數(shù)據(jù)選擇器7415l功能表,,,,,,,,,,,,,,,,,,,,2．用7415l實現(xiàn)三位奇數(shù)校驗器的功能。三位奇數(shù)校驗器的真值表如表3_4_3所示，要求用7415l實現(xiàn)其功能。 表3_4_3

32、三位奇數(shù)校驗器的真值表,提示：(1) 根據(jù)真值表寫出該邏輯函數(shù)的最小項表達式為： Y = C + B + A + ABC (2) 根據(jù)式(5.1)畫出74151接線圖如圖3_4_2。按表3_4_3測量相應的的輸出狀念，驗證是否滿足三位奇數(shù)校驗器的邏輯功能。,,,,四、實驗儀器與器材 1、JD

33、-2000通用電學實驗臺 一臺 2、CA8120A示波器一臺 3、DT930FD數(shù)字多用表一塊 4、主要器材 74LS151 1片， 邏輯開關盒1個 五、實驗報告 整理實驗數(shù)據(jù)及結(jié)果，按要求填寫表格，總結(jié)數(shù)據(jù)選擇器的基本功能及其應用。 六、思考題 1．除了作邏輯函數(shù)產(chǎn)生器外，數(shù)據(jù)選擇器還有哪些方面的應用?

34、2．試用兩片8選l數(shù)據(jù)選擇器組成一個16選l的數(shù)據(jù)選擇器。,,,,,,,,,,,圖3_4_2 用74151實現(xiàn)三位奇數(shù)校,實驗五 移位寄存器 一、實驗目的 1．掌握中規(guī)模四位雙向移位寄存器邏輯功能及測試方法。 2．研究由移位寄存器構成的環(huán)形計數(shù)器和串行累加器工作原理。 二、預習要求 1、復習有關寄存器內(nèi)容。 2、查閱74LS74 和 74LSl

35、93引腳排列。 3、用EWB仿真實驗內(nèi)容。 三、實驗原理 在數(shù)字系統(tǒng)中能寄存二進制信息，并進行移位的邏輯部件稱為移位寄存器。根據(jù)移位寄存儲信息的方式有：串入串出、串入并出、并入串出、并入并出四種形式，按移位方向有左移、右移兩種。 本實驗采用四位雙向通用移位寄存器，型號為74LSl94，引腳排列如圖3_5_l所示，DA、DB、DC、DD為并行輸入端；QA、QB、QC、QD為并行輸出端；SR為右

36、移串行輸入端； SL為左移串行輸入端；S1、S0為操作模式控制端；為直接無條件清零端；CP為時鐘輸入端。 寄存器有四種不同操作模式：①并行寄存；②右移(方向由QA—QD)；③右移(方向由QD—QA)；④保持。S1、S0和的作用如表3_5_l所示。 移位寄存器應用很廣，可構成移位寄存器型計數(shù)器；順序脈沖發(fā)生器；串行累加器；可用作數(shù)據(jù)轉(zhuǎn)換，即把串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)，或把并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)等。本實驗研究移位寄存器

37、用作環(huán)形計數(shù)器和串行累加器的情況。,,,,,,,,,,,,,,,,,,,,把移位寄存器的輸出反饋到它的串行輸入端，就可以進行循環(huán)移位，如圖3_5_2(a)的四位寄存器中，把輸出QD和右移串行輸入端SR相連接，設初始狀態(tài)QAQBQcQD=1000，則在時鐘脈沖作用下QAQBQcQD將依次變?yōu)?100→0010→0001→1000→……，其波形如圖3_5_2(b)所示?？梢娝且粋€具有四個有效狀態(tài)的計數(shù)器，圖3_5_2(a)電路可以由各個輸

38、出端輸出在時間上有先后順序的脈沖，因此也可作為順序脈沖發(fā)生器。,,,,圖3_5_l 移位寄存器74LSl94引腳排列,表3_5_l,累加器是由移位寄存器和全加器組成的一種求和電路，它的功能是將本身寄存的數(shù)和另一個輸入的數(shù)相加，并存放在累加器中。 設開始時，被加數(shù)A=A N-l…Ao和加數(shù)B=BN-1…B。已分別存入N+1位累加和移位寄存器和加數(shù)移位寄存器中。進位觸發(fā)器已被清零。當?shù)谝粋€時鐘脈沖到來之前，全加器各輸入、輸出情況

39、為An=Ao、Bn=B0、Cn-1 = O、Sn = Ao+Bo+O = So、Cn=C1。在第一個CP脈沖到來后，So存入累加和移位寄存器最高位，Co存入進位觸發(fā)器 D端，且兩個移位寄存器中的內(nèi)容都向右移動一位，此時全加器輸出為Sn = A1+B1+Co = S1、Cn = C1。在第二個CP脈沖到來后，兩個移位寄存器的內(nèi)容又右移一位，此時全加器的輸出為Sn=A2=B2+Cl=S2、Cn=C2。如此順序進行，到第N+1個時鐘脈沖后，不

40、僅原先存入兩個寄存器中的數(shù)已被全部移出，且A、B兩個數(shù)相加的和及最后的進位Cn-1也被全部存入累加和移位寄存器中。若需繼續(xù)累加，則加數(shù)移位寄存器中需再存入新的加數(shù)。,,,,,,,,,,圖3_4_2 用74151實現(xiàn)三位奇數(shù)校,中規(guī)模集成移位寄存器，其位數(shù)往往以四位居多，當需要的位數(shù)多于四位，可把幾塊移位寄存器用級連的方法來擴展位數(shù)。 四、實驗內(nèi)容及步驟 1．測試移位寄存器74LSl94的邏輯功能圖3_5_4 測試

41、移位寄存器74LSl94的邏輯功能按圖3_5_4接線，、S1、S0、SL、SR、DA、DC、DD分別接邏輯開關， QA、QB、QC、QD 接電平指示器（或邏輯開關盒上的發(fā)光二極管），CP接單次脈沖源，按表3_5_2所規(guī)定的輸入狀態(tài)，逐項進行測試。 (1)清除 令 = O，其它輸入均為任意狀態(tài)，這時寄存器輸出QA、QB、QC、QD均為零。清除功能完成后，置 = 1。 (2)送數(shù) 令 = S1 = S0 =

42、 1，送入任意四位二進制數(shù)，如DADBDCDD = abcd，加CP脈沖，觀察 CP = O、CP由O →1、CP由1→0三種情況下寄存器輸出狀態(tài)的變化，分析寄存器輸出狀態(tài)變化是否發(fā)生在CP脈沖上升沿，記錄之。,,,,,,,,,,,,,,,,圖3_5_3 累加器原理圖,圖3_5_4 測試移位寄存器74LSl94的邏輯功能,表3_5_2,(3)右移 令 = l、S1 = O、So = l，消零，或用并行送數(shù)字置寄存器輸出。由右

43、移輸入端SR送入二進制數(shù)碼如0100，由CP端連續(xù)加四個脈沖，觀察輸出端情況，記錄之。 (4)左移 令 = 1、S1=1、S0 = 0，先清零或預置，由左移輸入端SL送入二進制數(shù)碼如1111，連續(xù)加四個CP脈沖，觀察輸出情況，記錄之。 (5)保持 寄存器預置任意四位二進制數(shù)碼abcd 令 =1、S1=O，加CP脈沖，觀察寄存器輸出狀態(tài)，記錄之。 注：保留接線，待用。 2．循環(huán)移位

44、 將實驗內(nèi)容1接線中QD及SR與電平指示器及邏輯開關的接線斷開，井將QD與SR直接連接，其它接線均不變動，用并行送數(shù)法預置寄存器輸出為某二進制數(shù)碼(如0100)，然后進行右移循環(huán)，觀察寄存器輸出端變化，記入表3_5_3中。 3．累加運算按圖3_5_5連接實驗電路。、S1、S0接邏輯開關，CP接單次脈沖源，由于邏輯開關數(shù)量有限，兩寄存器并行輸入端DA—DD高電平時接邏輯開關(擲向“l(fā)”處)，低電平時接地。兩寄存器輸出接電平

45、指示器。,,,,,,,,表3_5_3 表3_5_4,,,,,,,,(1) D觸發(fā)器置零 使74LS74的端為低電平，再變?yōu)楦唠娖健?(2)送數(shù)令=S1=S0=1，用并行送數(shù)方法把三位加數(shù)(A2A1A0)和三位被加數(shù)(B2B1B0)分別送入累加和移位寄存器A和加數(shù)移位寄存器B中。然后進行右移，實現(xiàn)加法運算。連續(xù)輸入四個CP脈沖，觀察兩個寄存器輸出狀態(tài)變化，記入表3_5

46、_4中。 五、實驗儀器與器材 1、JD-2000通用電學實驗臺一臺 2、CA8120A示波器一臺 3、DT930FD數(shù)字多用表一塊 4、主要器材 74LSl94 2片， 74LS74 1片， 74LSl83 1片， 邏輯開關盒1個,六、實驗報告 1．分析表3_5_2的實驗結(jié)果，總結(jié)移位寄存器74LS194的邏輯功能寫入表格功能總結(jié)一欄

47、中。 2．根據(jù)實驗內(nèi)容2的結(jié)果，畫出四位環(huán)形計數(shù)器的狀態(tài)轉(zhuǎn)換圖及波形圖。 3．分析累加運算所得結(jié)果的正確性。 七、思考題 1、在對74LS194進行送數(shù)后，若要使輸出端改成另外的數(shù)碼，是否一定要使寄存器清零?圖3_5_6 CC4194引腳排列圖 2、使寄存器清零，除采用輸入低電平外，可否采用右移或左移的方法?可否使用并行送數(shù)法?若可行，如何進行操作? 3、若進行循環(huán)左移，圖3_5_

48、4接線應如何改裝? 注：CMOS CC4194四位雙向移位寄存器與TTL 74LS194功能相同，可互換使用。引腳排列如圖3_5_6所示。,,,,,,,,圖3_5_6 CC4194引腳排列圖,,,,,,,,圖3_5_5 累加運算電路,實驗六 A/D轉(zhuǎn)換實驗 一、實驗目的 1 、熟悉使用集成ADC0809實現(xiàn)八位模—數(shù)轉(zhuǎn)換方法。 2 、掌握測試?！獢?shù)轉(zhuǎn)換器靜態(tài)線性的方法，加深對其主要參數(shù)意

49、義的理解。 3 、熟悉集成ADC0809的性能、引腳功能及其典型應用。   二、實驗原理 A／D轉(zhuǎn)換器用于將模擬電量轉(zhuǎn)換為相應的數(shù)字量，它是模擬系統(tǒng)到數(shù)字系統(tǒng)的接口電路。A／D轉(zhuǎn)換器在進行轉(zhuǎn)換期間，要求輸入的模擬電壓保持不變，因此在對連續(xù)變化的模擬信號進行模數(shù)轉(zhuǎn)換前，需要對模擬信號進行離散處理，即在一系列選定時間上對輸入的連續(xù)模擬信號進行采樣，在樣值的保持期間內(nèi)完成對樣值的量化和編碼，最后輸出

50、數(shù)字信號。所以，A/D轉(zhuǎn)換分為采樣--保持和量化與編碼兩步完成。 采樣--保持電路對輸入模擬信號抽取樣值，并展寬(保持)；量化是對樣值脈沖進行分級，編碼是將分級后的信號轉(zhuǎn)換成二進制代碼。在對模擬信號采樣時，必須滿足采樣定理：采樣脈沖的頻率fs大于輸入模擬信號最高頻率分量的2倍，即fs≥2flmax。這樣才能做到不失真地恢復出原模擬信號。 A／D轉(zhuǎn)換器有多種型號。并聯(lián)比較型、逐次逼近型和雙積分型A/D轉(zhuǎn)換器各有特點

51、，在不同的應用場合，應選用不同類型的A/D轉(zhuǎn)換器。高速場合下，可選用并聯(lián)比較型～D轉(zhuǎn)換器，但受位數(shù)限制，精度不高，且價格貴；在低速場合，可選用雙積分型A/D轉(zhuǎn)換器，它精度高，抗干擾能力強。；逐次逼近型A/D轉(zhuǎn)換器兼顧了上述兩種A/D轉(zhuǎn)換器的優(yōu)點，速度較快、精度較高、價格適中，因此應用比較普遍。 本實驗采用ADC0809 A/D轉(zhuǎn)換器實現(xiàn)模／數(shù)轉(zhuǎn)換。,,,,,,,,,,,,,,,,,,,,ADC0809芯片簡介 ： 1、ADC

52、0809 A/D轉(zhuǎn)換器是采用逐次逼近的原理。內(nèi)部結(jié)構圖如圖3_6_1所示。 ADC0809由單—+5V電源供電，片內(nèi)帶有鎖存功能的8路模擬多路開關，可對8路0—5V的輸入模擬電壓信號分時進行轉(zhuǎn)換，片內(nèi)具有多路開關的地址譯碼器和鎖存電路、穩(wěn)定的比較器，256R電阻T型網(wǎng)絡和樹狀電了開關以及逐次逼近寄存器。通過適當?shù)耐饨与娐罚珹DC0809可對0-5V的雙極性模擬信號進行轉(zhuǎn)換。,,,,圖 3_5_1 ADC0809的內(nèi)部結(jié)構圖,IN0-I

53、N7：8路模擬量輸入引腳 REF（+）、REF（-）：參考電壓輸入 D7—D0：八位數(shù)字量輸出端。D0為最低位（LSB），D7為最高位（MSB） CLK：時鐘信號輸入端 GND：接地端 VCC：電源+5V START：A/D轉(zhuǎn)換啟動信號輸入端 ALE：地址鎖存允許信號輸入端 （以上兩個信號用于啟動A/D轉(zhuǎn)換） EOC：轉(zhuǎn)換結(jié)束信號輸出引腳，開始轉(zhuǎn)

54、換時為低電平，當轉(zhuǎn)換結(jié)束時為高電平。 OE：輸出允許控制端，用以打開三態(tài)數(shù)據(jù)輸出鎖存器。 A、B、C：地址輸入線，經(jīng)譯碼后可選通IN0-IN7八通道中的一個通道進行轉(zhuǎn)換。 四、實驗內(nèi)容與步驟,,,,,,,,,,圖 3_5_2 ADC0809 管腳圖,2 、ADC0809管腳功能,1 、ADC0809靜態(tài)線性度測試 按圖3_5_3接線。,,,,,,,,圖 3_5_3 ADC0809 靜態(tài)線性度測試,,,

55、,,,,,,2 、按表3_5_1調(diào)RP，使V1端的電壓與表中給定的值一致，用萬用表來保證并分別測出對應的輸出8位二進制碼，記入表。 五、實驗儀器與器材 1、JD-2000通用電學實驗臺一臺 2、CA8120A示波器一臺 3、DT930FD數(shù)字多用表一塊 4、主要器材 ADC0809 1片， 1K電位器 1個， 邏輯開關盒1個 六、實驗報告