浙江大學(xué)計(jì)算機(jī)硬件課程改革

1、浙江大學(xué)計(jì)算機(jī)硬件課程改革,浙江大學(xué)計(jì)算機(jī)學(xué)院 施敏華 （smh@cs.zju.edu.cn）,基本情況,計(jì)算機(jī)專業(yè)是目前高校規(guī)模最大的專業(yè)。截至2005年底，全國共771個(gè)學(xué)校開設(shè)計(jì)算機(jī)本科專業(yè)，共有在校生44萬多人。同其他專業(yè)相比，學(xué)校數(shù)和人數(shù)這兩個(gè)數(shù)字都是第一。,問題,學(xué)校定位不同，但是課程體系依然一樣。職高、專科、本科和碩士的課程重復(fù)嚴(yán)重，幾乎是一樣的。硬件不硬、軟件不軟。軟件學(xué)院的硬件課程?如何與其他專業(yè)競爭？刻舟求

2、劍。時(shí)代變化了，課程內(nèi)容變化不大。例如OS、DB。教師從課本到課本，缺乏工業(yè)界的經(jīng)驗(yàn)。實(shí)驗(yàn)課程完全依賴通過實(shí)驗(yàn)板銷售盈利的公司所準(zhǔn)備的實(shí)驗(yàn)內(nèi)容。雙語教學(xué)的實(shí)驗(yàn)環(huán)節(jié)。課程之間缺乏銜接，內(nèi)容重復(fù)。例如，運(yùn)算器結(jié)構(gòu)，虛擬存儲(chǔ)器。,各種努力。。。,MaxPlus II 數(shù)字電路設(shè)計(jì)Quartus II 計(jì)算機(jī)組成實(shí)驗(yàn)8051 mcu Open Core 計(jì)算機(jī)組成實(shí)驗(yàn)nnARM。。。,改革思路,以硬件描述語言（Verilog）為基

3、礎(chǔ)、Xilinx FPGA板卡及配套輔助設(shè)計(jì)軟件工具為主線，貫穿整個(gè)計(jì)算機(jī)硬件設(shè)計(jì)技術(shù)。 將計(jì)算機(jī)硬件系統(tǒng)的實(shí)驗(yàn)教學(xué)體系分成一組相互關(guān)聯(lián)和相互作用的活動(dòng)，每一門實(shí)驗(yàn)課程就是一個(gè)過程。一個(gè)過程的輸出會(huì)直接成為下一個(gè)過程的輸入。 也就是強(qiáng)調(diào)各門實(shí)驗(yàn)課程內(nèi)容前后相繼，各門課程實(shí)驗(yàn)與課堂教學(xué)內(nèi)容緊密結(jié)合并前后相貫。 在學(xué)生完成硬件課程體系學(xué)習(xí)并完成相應(yīng)實(shí)驗(yàn)后，能掌握計(jì)算機(jī)系統(tǒng)設(shè)計(jì)的原理和方法，具有熟

4、練應(yīng)用相關(guān)軟硬件工具的技能。,我們的嘗試,《邏輯與計(jì)算機(jī)設(shè)計(jì)基礎(chǔ)》課程教學(xué)和實(shí)驗(yàn)重點(diǎn)放在器件設(shè)計(jì)這一級(jí)，要求學(xué)生能夠用Verilog設(shè)計(jì)組合電路設(shè)計(jì)和時(shí)序電路設(shè)計(jì)。實(shí)驗(yàn)設(shè)計(jì)完成的基本器件可以直接為后續(xù)《計(jì)算機(jī)組成》課程實(shí)驗(yàn)所用。 《計(jì)算機(jī)組成》課程實(shí)驗(yàn)重點(diǎn)放在部件設(shè)計(jì)這一級(jí)。要求學(xué)生能夠用Verilog設(shè)計(jì)單周期和多周期實(shí)現(xiàn)的簡單（十幾條指令）的32位RISC的CPU，并寫一段使有這些指令的測試程序，利用相應(yīng)的匯編語

5、言及其編譯程序，翻譯成二進(jìn)制代碼，并能將CPU軟核和測試程序代碼寫入FPGA開發(fā)板，進(jìn)行實(shí)際測試和驗(yàn)證。 《計(jì)算機(jī)體系結(jié)構(gòu)》課程主要完成前面設(shè)計(jì)的計(jì)算機(jī)的流水線設(shè)計(jì)，要求學(xué)生能夠用Verilog設(shè)計(jì)流水線實(shí)現(xiàn)的簡單（十幾條指令）的32位RISC的CPU，并能寫入FPGA做測試驗(yàn)證。 再利用FPGA板卡，學(xué)習(xí)一些常用的輸入輸出設(shè)備接口設(shè)計(jì)方法。如：總線、鍵盤、鼠標(biāo)、USB口等等，擴(kuò)展前面設(shè)計(jì)的計(jì)算

6、機(jī)的接口。然后在《嵌入式系統(tǒng)》課程里面增加嵌入式系統(tǒng)設(shè)計(jì)內(nèi)容，今后還可以和《操作系統(tǒng)》課程結(jié)合，將自己設(shè)計(jì)的系統(tǒng)裝上Linux。,VHDL vs. Verilog HDL,已經(jīng)學(xué)過的基礎(chǔ)課程：C語言程序設(shè)計(jì)VHDL 善于描述一些高層的設(shè)計(jì)。易于模塊化。Verilog HDL 善于描述更低層設(shè)計(jì)，包括結(jié)構(gòu)級(jí)和物理級(jí)。適合激勵(lì)、仿真、器件建模。從語法核心上，Verilog HDL完全是一種事件觸發(fā)的模式。例如非常容易描述一個(gè)多時(shí)鐘的觸

7、發(fā)器。美國、日本、亞洲工程師較多用Verilog HDL歐洲工程師較多用VHDL,挑戰(zhàn),技術(shù)的循序漸進(jìn)。實(shí)際電路實(shí)驗(yàn)、原理圖、Verilog HDL。SoPC時(shí)代的嵌入式課程。后XScale時(shí)代的嵌入式課程。數(shù)字電路課程信息學(xué)院開設(shè)還是計(jì)算機(jī)學(xué)院開設(shè)？X86匯編、微機(jī)原理與接口、操作系統(tǒng)之間的依賴關(guān)系。課時(shí)問題，學(xué)生該學(xué)的蜻蜓點(diǎn)水，不該學(xué)的占了大量學(xué)時(shí)。實(shí)驗(yàn)的前后銜接只解決了小部分課時(shí)問題。一步不行，步步不行。教師素質(zhì)和