400赫茲中頻電源設計畢業(yè)設計（含外文翻譯）

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文檔簡介

1、　　目錄　　1 引言……………………………………………………………………………………1　　2設計要求 ………………………………………………………………………………1　　3 400Hz中頻電源的硬件原理與設計 ………………………………………………………1&

2、lt;/p>　　3.1振蕩電路…………………………………………………………………………………2　　3.2分頻電路…………………………………………………………………………………2　　3.3 積分電路 ………………………………………………………………………………4　　3.4 放大電路 ……

3、…………………………………………………………………………6　　4.2控制電路的原理與設計方案 …………………………………………………………9　　5測試結(jié)果………………………………………………………………………………11　　6結(jié)論……………………………………………………………………………………12

4、;　　參考文獻…………………………………………………………………………………13　　致謝………………………………………………………………………………………14　　附錄系統(tǒng)電路圖………………………………………………………………………… 14　　英文資料及中文翻譯………………………………………

5、………………………………15　　1 引言 　　400Hz中頻電源，可廣泛應用于艦艇，飛機及機載設備以及工業(yè)控制設備，例如，旋轉(zhuǎn)變壓器是一種信號檢測設備，通過角度的改變，可實現(xiàn)輸出電壓的改變，進而為控制設備提供控制信號。利用400Hz中頻電源給旋轉(zhuǎn)變壓器供電，可以實現(xiàn)系統(tǒng)電信號的控制，將非電量轉(zhuǎn)變成了電量。

6、　　在航天航空設備中，中頻電源性能的優(yōu)劣和可靠性將決定著航行器的安全行駛與戰(zhàn)斗力的發(fā)揮。新型中頻電源自動控制系統(tǒng)具有電路簡單，可以實現(xiàn)復雜的控制，控制靈活且具有通用性的優(yōu)點。當電源本身特性發(fā)生變化時候，完全可以通過對軟件參數(shù)進行修改來對電路進行改動，可以為進一步實現(xiàn)集中控制帶來方便。采用新型數(shù)字控制系統(tǒng)后，中頻電源具有啟動平穩(wěn)、運行穩(wěn)定、控制精度高、調(diào)試與維修方便、體積小等優(yōu)點。</p&g

7、t;　　2 設計要求　　(1) 實現(xiàn)輸出頻率為穩(wěn)定的400Hz正弦波。　　(2) 輸出波形沒有明顯失真。　　(3) 輸出電壓為25V～65V連續(xù)可調(diào)（有效值）。　　3 400Hz中頻電源的硬件原理與設計</

8、p>　　4MHz信號基準電源，通過分頻電路進行分頻得到400Hz的信號，經(jīng)過積分電路將方波轉(zhuǎn)化為正弦波，為提高電壓的幅值還要經(jīng)過放大電路進行放大，再通過升壓變壓器使最后的輸出電壓的有效值在25V～65V之間。通過檢波電路得到直流電壓，AD采集首先將模擬信號轉(zhuǎn)變成數(shù)字信號后，再將采集到的電壓值送到單片機中，最后通過單片機送到數(shù)碼管顯示電壓，為保證放大電路中TDA7294的正常工作，單片機控制系統(tǒng)還通過穩(wěn)壓電路為

9、其提供電壓。　　中頻電源設計原理流程圖如圖3－1所示。　　圖3－1 400Hz中頻電源設計原理流程　　3.1 振蕩電路　　為得到頻率穩(wěn)定性很高的振蕩信號，多采用由石英晶體組成的石英晶體振蕩器。石英晶體的電路符號及振蕩電路如圖3－2所

10、示。　　圖3－2　振蕩電路　　在石英晶體兩個管腳加交變電場時，它將會產(chǎn)有利于一定頻率的機械變形，而這種機械振動又會產(chǎn)生交變電場，上述物理現(xiàn)象稱為壓電效應。一般情況下，無論是機械振動的振幅，還是交變電場的振幅都非常小。但是，當交變電場的頻率為某一特定值時，振幅驟然增大，產(chǎn)生共振，稱之為壓電振蕩。這一特定頻率就是石英晶體

11、的固有頻率，也稱諧振頻率。　　石英晶體的選頻特性非常好，串聯(lián)諧振頻率fs也極為穩(wěn)定，且等效品質(zhì)因數(shù)Q值很高。只有頻率為fs的信號最容易通過，而其他頻率的信號均會被晶體所衰減。　　電路中并聯(lián)在兩個反相器4069輸入，輸出間的電阻R的作用是使反相器工作在線性放大區(qū)，R的阻值分別為3.3k和2.7k。電容C1用于兩個反相器間的耦合，而C2的作用，則是抑制高次諧

12、波，以保證穩(wěn)定的頻率輸出。電容C2的選擇應使2πRC2fs≈1，從而使RC2并聯(lián)網(wǎng)絡在fs處產(chǎn)生極點，以減少諧振信號損失。C1的選擇應使C1在頻率為fs時的容抗可以忽略不計。　　電路的振蕩頻率僅取決于石英晶體的串聯(lián)諧振頻率fs，而與電路中的R，C的數(shù)值無關。這是因為電路對fs頻率所形成正反饋最強而易于維持振蕩。　　為了改善輸出波形,增強帶負載的能力，通常

13、在振蕩器的輸出端再加一級反相器4069。輸入的信號為4MHz，這樣輸出的信號頻率為4MHz。　　3.2 分頻電路　　3.2.1 CD4024分頻器　　然后進入CD4024分頻器[1]。CD4024是多位二進制輸出串行計數(shù)器，它是7位的串行計數(shù)或分配器。如圖3－3所示。<

14、/p>　　圖3－3　CD4024分頻器　　是由D型觸發(fā)器組成的二進制計數(shù)器。多位二進制計數(shù)器主要用于分頻和定時，使用極其簡單和方便。　　CD4024特點是IC內(nèi)部有7個計數(shù)級，每個計數(shù)級均有輸出端子，即Q1～Q7。CD4024計數(shù)工作時，Q1是CP脈沖的二分頻；Q2又是Q1輸出的二分頻；Q3又是Q2輸出的二分頻……所以有fQ7

15、＝f2cp。　　所以進入CD4024的信號4096KHz在Q1端輸出的信號為2048KHz，在Q2端輸出的信號為1024KHz，在Q3端輸出的信號為512KHz，在Q4端輸出的信號為256KHz，在Q5端輸出的信號為128KHz，在Q6端輸出的信號為64KHz，在Q7端輸出的信號為32KHz。然后32KHz的信號又進入一個CD4024分頻器，在第二個分頻器的Q1端的輸出信號為16KHz，在Q2端

16、的輸出信號為8KHz，在Q3端的輸出信號為4KHz。　　這樣輸出頻率為4KHz的信號又進入下一個分頻器74LS90。　　3.2.2 74LS90計數(shù)器　　74LS90是異步十進制計數(shù)器[2] 。其邏輯電路圖和引腳圖如圖3－4所示。　　它由1個1位二進制計數(shù)器和1個異步五進

17、制計數(shù)器組成。如果計數(shù)脈沖由CLK0端輸入，輸出由Q0端引出，即得二進制計數(shù)器；如果計數(shù)脈沖由CLK1端輸入，輸出由Q1～Q3引出，即是五進制計數(shù)器；如果將Q0與CLK1相連，計數(shù)脈沖由CLK0輸入，輸出由Q0～Q1引出，即得8421碼十進制計數(shù)器。因此，又稱此電路為二－五－十進制計數(shù)器。　　圖3－4　74LS90計數(shù)器管腳圖　　本設計中信號由CLK1端

18、輸入，輸出由Q1～Q3引出，即是五進制計數(shù)器。也可看成五分頻器，即Q3是CLK1輸出的五分頻，Q2是Q3輸出的五分頻……4KHz信號輸入在Q3端輸出是800Hz信號。此點輸出波形為脈沖波形。　　輸出為800Hz的信號又進入下一個分頻器－D觸發(fā)器。　　3.2.3 D觸發(fā)器　　邊沿型D觸發(fā)器如圖3－5所示。</

19、p>　　圖3－5　D觸發(fā)器　　邊沿型觸發(fā)器[3]的特點是，輸出狀態(tài)發(fā)生變化的時刻只能在時鐘脈沖CP的上升沿觸發(fā)。輸出狀態(tài)Qn+1的值僅僅取決于Qn及CP信號有效沿時刻的輸入信號，具備這種特點的觸發(fā)器就叫做邊沿型觸發(fā)器。　　D觸發(fā)器是一種延遲型觸發(fā)器，不管觸發(fā)器的現(xiàn)態(tài)是0還是1，CP脈沖上升

20、沿到來后，觸發(fā)器的狀態(tài)都將改變成與CP脈沖上升沿到來時的D端輸入值相同，相當于將數(shù)據(jù)D存入了D觸發(fā)器中。表 3－1 是邊沿型D觸發(fā)器的功能表。　　表3－1 邊沿型D觸發(fā)器　　從功能表寫出D觸發(fā)器的特性方程為：　?。?.1）　　D觸發(fā)器

21、為二分頻觸發(fā)器。即從Q輸出的信號為400Hz的方波。　　400Hz方波要進行二次積分，整形變成正弦波。　　3.3 積分電路　　3.3.1 方波變?nèi)遣?lt;/p>　　電路如圖3－6（a）所示。由圖可見，在理想條件下，<

22、;p>　　圖 3－6（a ）基本積分電路　　(3.2)　　如果電容兩端的初始電壓為零，則　　(3.3)　　當Ui(t)是幅值為Ei的階躍電壓時<

23、;b>　　(3.4)　　此時，輸出電壓Uo(t)隨時間線性下降，如（3－3）可知，時間常數(shù)RC的數(shù)值越大，達到給定的Uo值所需要的時間越長。　　圖3－6（b）　　　　　　　　　　　　　　　　　圖3－6（c）　　輸入為階躍電壓時的輸出波形　　　　　　　　　　輸入為方波時的輸出波形</

24、p>　　當Ui(t)是峰值振幅為Uip-p的方波時，Uo(t)的波形則為三角形波，如圖3－6（c）所示。這時，根據(jù)式（3.4），輸出電壓的峰—峰值為　?。?.5）　　在實際的積分電路中，通常都在積分電容C的兩端并接反饋電阻Rf如圖3－6（a）所示。Rf的作用是產(chǎn)生直流負反饋，目的是減小集成

25、運放輸出端的直流漂移。但是，Rf的存在將影響積分器的線性積分關系，這時，輸出積分波形將如圖3－6（b）虛線所示。因此，為了改善積分器的線性度，Rf值取大些，但太大對抑制直流漂移不利，因此，Rf應取適中的數(shù)值[4]。　　3.3.2 三角波變正弦波　　如圖3－7所示。　　經(jīng)過二次

26、積分所得到的波形是正弦波，但此時正弦波是帶有直流的波形，頻率　　是400Hz。經(jīng)過整形濾出直流波形變成正弦波。 　　圖3－7　三角波變正弦波　　三角波再經(jīng)過一次積分變成正弦波[5]。　　然后進入放大電路，輸出電壓的幅度不夠所以要經(jīng)過多次放大。<

27、;p>　　3.4 放大電路　　3.4.1 負反饋放大　　反饋：可描述為將放大電路的輸出量（電壓或電流）的一部分或全部，通過一定的方式送回放大電路的輸入端。我們有時把引入反饋的放大電路稱為閉環(huán)放大器，沒有引入的稱為開環(huán)放大器。　　它可分為負反饋和正反饋。反饋輸入信號能使原

28、來的輸入信號減小即為負反饋，反之則為正反饋。就是通過比較反饋前后的輸入量的改變情況，若反饋后的凈輸入量減小則為負反饋，反之則為正反饋。（凈輸入量是反饋后的輸入量）　　判斷的方法是：瞬時極性法。先將反饋網(wǎng)絡與放大電路的輸入段斷開，然后設定輸入信號有一個正極性的變化，再看反饋回來的量是正極性的還是負極性的，若是負極性，則表示反饋量是削弱輸入信號，因此是負反饋。反之則為正反饋[6]。

29、;　　負反饋對放大倍數(shù)的影響　　(1) 負反饋使放大倍數(shù)下降　　由放大倍數(shù)的一般表達式：　?。?.6） 　　我們可以看出引入負反饋后，放大倍數(shù)下降了(1+FA)倍。　　(

30、2) 負反饋提高放大倍數(shù)的穩(wěn)定性　　我們用相對變化量來表示（對上式求導）：　?。?.7）　　從上式我們可以看出放大倍數(shù)的穩(wěn)定性也提高了（1+FA）倍。　　負反饋可以使放大電路的非線性失真減小，它還可以抑制放大電路自身產(chǎn)生的噪聲。<

31、;/p>　　本設計選用的是加法電路如圖3－9所示。　　在反相比例放大器的基礎上增加幾個輸入支路便組成反相求和運算電路。如圖所示，其輸出電壓為　?。?.8）　　如果，則。

32、;　　圖3－9　加法電路　　經(jīng)過兩級負反饋放大調(diào)整，輸出的仍為400Hz的正弦波形，電壓幅值適當調(diào)節(jié)。　　3.4.2 TDA7294放大　　TDA7294是著名的ST意法微電子公司推出一款新型DMOS大功率音頻功放集成電路，它具有較寬范圍的工作電壓，（VCC+VEE）=80V

33、；較高的輸出功率（高達100W的音樂輸出功率），并且具有靜音待機功能，以及過熱、短路保護功能。很小的噪聲和失真，其音質(zhì)極具膽味，這緣于其內(nèi)部電路從輸入到輸出都是場效應器件。　　TDA7294實際功率能達到50W的功放IC,在過熱保護方面的表現(xiàn)已經(jīng)做得非常好。他們在功放IC的發(fā)熱溫度低于最高允許值時，輸出信號波形始終都保持正常。必須在功放IC金屬片上的溫度到達115度之后，它們才關段輸出。相對于其

34、他大功率功放IC來說， TDA7294確實是其中的佼佼者。經(jīng)實際使用證明：這款功放IC本身的靜態(tài)輸出背景噪聲電壓不大于0.25Mv,在4歐負載上輸出1W功率時的信噪比已大于75Db，在4歐負載上滿功率輸出50W功率時的信噪比將高達95Db。　　TDA7294如圖3－10所示。　　該器件為15腳封裝,各端腳作用如下：

35、;　?、拍_為待機端；⑵腳為反相輸入端；⑶腳為正相輸入端；⑷腳接地；⑸、⑾、⑿腳為空腳；⑹腳為自舉端；⑺腳為+Vs(信號處理部分)；⑻腳為-Vs(信號處理部分)⑼腳為待機腳；⑽腳為靜音腳；⒀腳為+Vs(末級)；⒁腳為輸出端；⒂腳為-Vs(末級)。　　圖3－10　TDA7294芯片　　TDA7294 主要參數(shù)如表3－2所示。<p

36、>　　表3－2 TDA7294參數(shù)　　TDA7294內(nèi)部線路設計以音色為重點，兼有雙極信號處理電路和功率MOS的特點，具有耐壓高、低噪音、低失真度等特色，短路電流及過熱保護功能使其性能更加完善。　　TDA7294標準應用電路如圖3－11所示,電路閉環(huán)增益為30dB，增大R3或減小R2可以提高放大器增益,反之增益下降；R4、C4決定待機時間常數(shù)，取值

37、大時增加等待開/關時間，反之縮短時間；R5、R6、C3決定靜音時間常數(shù)，取值大時靜音時間延長，反之縮短；當控制端接低電位時為待機或靜音狀態(tài)。當控制端接Vs時，因（R5+R6）＞R4，⑽腳比⑼腳后升到高電位，而關機時先變?yōu)榈碗娢?，這就使待機和關機過程均在靜音狀態(tài)下進行，保證了放大器開關機無噪聲。　　圖3－11　TDA7294標準應用電路　　信號經(jīng)C1、R1

38、輸入IC正相輸入端⑶腳。R7和IC第⑵腳的R3、C3、C4構(gòu)成負反饋網(wǎng)絡，本放大器的閉環(huán)增益約34倍。⑼、⑽腳分別是待機、靜音端，由于第⑽腳R、C網(wǎng)絡時間常數(shù)比第⑼腳大，使得開關機均在靜音下進行，避免了開關沖擊聲，C7為自舉電容。　　通過TDA7294放大后輸出信號頻率仍為400Hz，電壓的幅值在40V左右。　　然后通過升壓變壓器，變壓比為1：4，得到的

39、電壓幅值為170V左右，則有效值在65V左右。經(jīng)過檢波電路后，得到直流電壓，有效值在25V～65V之間，頻率仍為400Hz。　　4 電子控制單元電路　　。　　4. 控制電路的原理與設計方案　　4.1 電源供給模塊

40、　　+V1和-V1的電源如圖4－3所示。　　圖4－3　+V1和-V1供電模塊　　+V1和-V1分別提供+30V和-30V電壓供給TDA7294所用。　?、?繼電器的定義 　　繼電器是一種當輸入量（電、磁、聲、光、熱

41、）達到一定值時，輸出量將發(fā)生跳躍式變化的自動控制器件。繼電器也是一種電門，但與一般開關不同，繼電器并　　非以機械方式控制的，它是以一定的輸入信號(如電流、電壓或其它熱、光非電信號)實現(xiàn)自動切換電路的“開關”。所以，它是一種自動電器元件。　　② 繼電器的分類　　繼電器的分類方法

42、較多，可以按作用原理、外形尺寸、保護特征、觸點負載、產(chǎn)品用途等分類。　　按作用原理分為：　　電磁繼電器（在輸入電路內(nèi)電流的作用下，由機械部件的相對運動產(chǎn)生預定響應的一種繼電器）。　　固態(tài)繼電器（輸入、輸出功能由電子元件完成而無機械運動部件的一種繼電器）。

43、　　時間繼電器、溫度繼電器等。　?、?繼電器工作原理　　本設計中是一款固態(tài)繼電器，固態(tài)繼電器是一種由固態(tài)電子組件組成的新型無觸點開關，利用開關三極管的開關特性，達到無觸點、無火花、而能接通和斷開電路的目的，控制信號通過三極管使發(fā)光二極管發(fā)光，光源促使與繼電器相連的三極管導通，電能轉(zhuǎn)換為磁能，從而使

44、繼電器開關閉合，這樣就可以輸出V1電壓。　　(2) V3和V5的電源如圖4－4所示。　　圖4－4　V3和V5供電模塊　　V3和V5通過芯片7805分別提供+5V電壓。　　(3) V2和V4的電源如圖4－5所示。　　圖4－5　V2和

45、V4供電模塊　　V2和V4通過芯片LM317分別提供+9V電壓。　　5 測試結(jié)果　　分步調(diào)試過程測量值如下表　　表5－1　測量值　　調(diào)試過程中，振蕩電路出

46、來的頻率是十分穩(wěn)定的，因為本設計要求的頻率穩(wěn)定性特別高，所以一定要通過石英晶體振蕩電路給整個電路一個穩(wěn)定的信號。分頻電路中因為CD4024是由D觸發(fā)器構(gòu)成的，所以出來的波形是方波。經(jīng)過積分電路以后，正弦波是帶有直流的，要通過整形，變成正弦波。在TDA7294放大之前，電壓的幅值都是不夠大的，所以要經(jīng)過TDA7294放大，放大倍數(shù)很大，由圖表可以看出。　　(2) 輸出結(jié)果的測量

47、　　試驗的結(jié)果通過對旋轉(zhuǎn)變壓器輸出電壓的測量，結(jié)果符合要求。　　旋轉(zhuǎn)變壓器可以改變的最大變壓比為0.45，如輸入為10V的電壓，最大輸出電壓為4.5V。本設計通過旋轉(zhuǎn)變壓器的旋轉(zhuǎn)角度，電壓在0～27V可調(diào)。　　用示波器查看，通過升壓變壓器以后的電壓為170V左右，也即為電壓的峰峰值為170V，則電壓的有效值為＝60V。所以輸出電壓的

48、值為60V，與設計所輸出的電壓值相吻合。　　圖5－1示波器顯示電壓的圖形　　圖5－1為通過示波器顯示的波形（示波器顯示通過升壓變壓器后的波形），電壓為最大值為Vmax＝170V，也頻率為400Hz,時間即為t＝ s 。電壓的有效值為＝60V。　　6 結(jié)論</p&

49、gt;　　通過對400Hz中頻電源的設計的研究和試驗，得出如下結(jié)論：　　(1) 該電源最后通過對旋轉(zhuǎn)變壓器的旋轉(zhuǎn)角度的改變進而改變其電壓值的測量，符　　合其最后輸出電壓的標準。　　(2) 在此期間保證400Hz頻率的不變，波形沒有明顯的失真。　　(3

50、) 該系統(tǒng)結(jié)構(gòu)簡單，成本低，控制精確?？梢杂糜谂炌Вw機及機載設備、雷達、　　導航等軍用電子設備，以及其它需要400Hz中頻電源控制設備。　　參考文獻　　[1] 曹漢房，陳耀奎．數(shù)字技術教程，北京：電子工業(yè)出版社，1995年26—35．

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58、ructure, J. of Circuits and S ystems (in Chinese), 2000, 5(2), 1—8．　　致謝　　轉(zhuǎn)瞬之間大學三年的生活已經(jīng)接近尾聲，從上學期畢業(yè)設計題目的選擇到現(xiàn)在順利的完成，在此過程中我非常感謝我的指導老師**老師，他們給予了我極大的幫助與支持使我受益匪淺。在不久

59、的幾個月，我也要踏上工作崗位，老師們那種踏實勤懇、一絲不茍、認真求實的優(yōu)良品質(zhì)和學習作風是值得我去學習和發(fā)揚的。　　畢業(yè)設計是對我大學三年學習的總結(jié)和概括，基本融會了我所學到的知識，在本課題的研究上，雖然我遇到很多麻煩和困難，但是**老師給予了我很大支持和鼓勵。從最初的實物制作到程序的編寫，一遍一遍的重復調(diào)試，使我深深的感受到在任何時候都不要輕言放棄，做人如此，做事亦如此。設計過程加深了我對所學

60、知識的掌握，同時也接觸到不少新的知識，既增長了見識，又開闊了眼界。　　最后我要對我的老師們說一句老師您辛苦了，衷心的謝謝您！　　附錄　系統(tǒng)電路圖　　英文資料及中文翻譯　　FLIP-FLOPS<

61、;/p>　　1 Intorduce　　In this passage, we show how to design flip-flops, which operate as one-bit memory cells. Flip-flops are also called latches. Logic circuits constructed using flip-fl

62、ops can have the present output be a function of both the past and present inputs. Such circuits are called senfiential logic circuits.　　All flip-flops are based on the same principle: Positive feedb

63、ack is used to produce a circuit that is bistable . A bistable circuit is one that has two stable operating points. Which operating point the circuit is in is called the state of the circuit. If the state can be sensed a

64、nd changed, then the circuit can function as a one-bit memory element.　　The simplest bistable circuit is constructed using two inverters in a loop as shown in Figure 1－1.This circuit only has two nod

65、es, A and B. Because of the inverters, if A is high, B must be low and vice versa; hence, the circuit has two stable states.　　The operation of the bistable circuit can also be viewed using a plot of

66、the transfer characteristic of the two inverters in series, as shown in Figure 1－2. Part (a) of the figure shows the static transfer characteristic of one of the inverters. When the input voltage is below the threshold (

67、a logical ZERO), the output voltage is high (a logical ONE). When the input voltage is greater than the threshold, the output voltage is low. In part (b) of the figure, we show the transfer characteristic th&

68、lt;p>　　The point where the load line intersects the middle of the transfer characteristic is not stable. To see that this statement is true, suppose for the moment that the circuit is at this point. If the input volta

69、ge increases at all (due to noise or some change in the circuit), the output voltage of the inverters must also increase. But the output is input, so as it increases, it causes further increases in the output, and the or

70、iginal change is magnified. This positive feedback will quickly drive 　　In the sections that follow, we show how we can move this bistable circuit from one operating point to the other. The internal

71、positive feedback will then hold the circuit at that state until we deliberately change it; hence, the circuit has memory.　　Figure 1－1A bistable circuit　　(a)&l

72、t;/p>　　(b)　　Figure 1－2 (a) One inverter and its transfer characteristic 　　(b) The transfer characteristic for two inverters in series and the loa

73、d line for the circuit 　　2 The Set-Reset Flip-Flop　　A set-reset (SR) flip-flop is shown in Figure 2－1(a). A table describing the function of the circuit is shown in part (b) of t

74、he figure, and the schematic symbol is shown in part (c). This function table is similar to a truth table, but it describes a dynamic situation, not a static one. The output is the output at some discrete time, denoted b

75、y Qn, and the table includes an entry for the previous state of the flip-flop (Qn-1). Although the circuit is drawn differently, the two NOR gates are in 　　(a)

76、　　（b）　　(c)　　Figure 2－1 (a) An SR flip-flop, 　　(b) a table describing the circuits function　　(c) t

77、he schematic symbol.　　The circuit operates in the following way: If both inputs (S and R) are zero, the previous state is retained. Suppose, for example, that Qn-1 is high (i.e., ONE). Then the outpu

78、t of the bottom NOR, which isn-1 , will be low (i.e., ZERO), independently of what S is. In this case, both inputs to the top NOR are low, so its output is high, as originally assumed. Now suppose that Qn-1 is low. In th

79、is case, both inputs to the bottom NOR are low, so n-1 is high. Therefore, the output of the top NOR, Q　　Now consider what happens when the set input, S, goes high while R remains low. The output of

80、the bottom NOR, n-1 , will now go low, independent of what the previous state of the circuit was. With R low as well, this guarantees that Qn will go high (i.e, the flip-flop has been “set”). Note that S does not have to

81、 stay high. Once the flip-flop is set, the S input can go low again, and the state will be retained. This sequence of events is illustrated in Figure 2－2 The figure shows that there is s　　Figure 2－2

82、A timing diagram for the SR flip-flop. The arrows indicate which transition causes the following change.　　The operation of the reset input is similar. If R goes high while S is kept low, the output o

83、f the top NOR, Qn, will go low (i.e., the flip-flop is “reset”). With Qn and S both low, the bottom NOR output will be high. The reset input can go low again, and this new state will be retained. This sequence is also il

84、lustrated in Figure 2－2.　　Finally, we note that both inputs should not be allowed to go high at the same time. If this happens, both NOR outputs go low, so Q and are not complements anymore. Also, i

85、f both inputs are high and then go low at exactly the same time, we can’t predict what the resulting output state will be, since both outputs will try to go high, which is a condition that cannot be sustained. Which outp

86、ut will actually stay high depends on mismatches in the NOR gates and cannot be predicted.　　3 The JK Flip-Flop　　The fact that the output of an SR flip-flop is undefined if both i

87、nputs go high is troublesome in many applications. The JK flip-flop avoids this problem and is more flexible in its operation. The JK flip-flop is a clocked flip-flop; that is, it requires a separate clock input to opera

88、te. This clock signal is usually a square wave with a fixed period. Logic circuits that require a clock and that only allow output transitions to occur in synchrony with the clock are called synchronous-logic circu</p

89、>　　(a)　　(b)　　(c) 　　Figure 3－1 (a) A JK flip-flop made using an SR flip-flop. (b) The S

90、chematic symbol for a JK flip-flop (c) the function table. (The flip-flop only changes state when the clock is high.)　　A JK flip-flop is shown in Figure 3－1(a); the schematic symbol is shown in part

91、(b) of the figure, and the function table is shown in part (c). The AND gates serve to enable the inputs to the SR flip-flop. That is, only when the clock is high are the J and K inputs able to affect the SR flip-flop. I

92、n addition to needing the clock to be high, the J input affects S only if the SR flip-flop is currently reset, and the K input affects R only if the flip-flop is currently set. Therefore, we see that

93、;　　The JK flip-flop as shown in Figure 3－1has a major problem: It will work only if the clock pulse width (i.e., the time the clock is high) is short compared with the propagation delay of the gate. To understand this li

94、mitation, consider what happens when J and K are both high and Qn-1 is low. In this case, the output of the flip-flop will toggle when the clock goes high, as indicated in the function table. But, if the output toggles a

95、nd the clock is still high, the output will toggle again . This　　A master-slave JK flip-flop is shown in Figure 3－2. The master flip-flop is enabled when the clock is high, so the data are latched in

96、to the master during that portion of the clock cycle. During that time, c is low and the slave is disabled and holds the previous value. Then the clock goes low, c goes high and enables the slave. The data from the maste

97、r are then transferred to the slave and show up at the output. Since the master and slave flip-flops are never enabled at the same time, the outpu　　Figure 3－2 A master-slave JK flip-flop&

98、lt;p>　　In designing a master-slave JK flip-flop, we must carefully consider the propagation delays of the individual gates to prevent the slave from changing before it should. For example, in the figure, the data on S

99、M and RM can change one gate delay after the clock goes high. The slave clock, which is c, goes low one inverter delay after the clock goes high. We must be sure that the slave clock changes before the output of the mast

100、er flip-flop can change; otherwise, the data will pass on through to t　　The JK flip-flop just described is level-triggered flip-flop; that is, the master is enabled when the clock level is high, and

101、the slave is enabled when the clock level is low. The problem with level-triggered JK flip-flops is that they are sensitive to glitches on the inputs at certain points in the operation. For example, suppose that the prev

102、ious state of the flip-flop was Q=0 and that we are now ready for the next clock cycle. Suppose further that J=0 and K=1, so we are resetting the flip-fl　　An edge-triggered JK flip-flop is shown in F

103、igure 3－3(a), and the schematic symbol is shown in part (b) of the figure. The triangle inside the block in part (b) indicates that the flip-flop is edge-triggered. as explained in a moment, and the bubble indicates that

104、 it is negative edge triggered (i.e., the input is latched on the negative-going edge of the clock ).　　(a) (b)　　Figure 3－3 (a) An edge-triggered J

105、K flip-flop (b) the schematic symbol for it 　　To understand how this circuit operates, we need to first examine the input gate structure. Consider, for example, the situation where Q=0 and we want to

106、 set the flip-flop, so J=1. Part of the input structure is shown in Figure 3－4(a) for this case, and the corresponding waveforms are shown in part (b) of the figure.　　(a)

107、 (b)　　Figure 3－4(a) A part of the input circuit when Q=0. 　　(b) The resulting waveforms.　　The bubbles at the input of the second gate invert the

108、 inputs so that the AND is true when both inputs are low. Because Q=0, we know that =1. Now, with J=1, the output of the NAND gate, Jc, will be the inverse of the clock, delayed by one gate delay. Therefore, when the clo

109、ck goes low, Jc will go high one gate delay later, as shown. During that gate delay, both inputs to the second gate are low, so the AND is true and S goes high. In other words, the negative edge of the clock has produced

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