基于cpld的三相多波形函數(shù)發(fā)生器畢業(yè)設(shè)計(jì)（含外文翻譯）

1、<p><b>　　摘 要</b></p><p>　　直接數(shù)字頻率合成(Direct Digital Synthesis，DDS)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)，該技術(shù)從相位概念出發(fā)，以時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成，它以可編程邏輯器件(CPLD)作為控制及數(shù)據(jù)處理的核心，可將波形數(shù)據(jù)用D/A轉(zhuǎn)換器快速恢復(fù)?；贑PLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)

2、現(xiàn)信號波形的多樣化，同時(shí)大大提高輸出信號的帶寬。</p><p>　　整個(gè)設(shè)計(jì)采用MAX+ plus II開發(fā)平臺，VHDL編程實(shí)現(xiàn)，基于可編程邏輯器件CPLD設(shè)計(jì)多波形信號發(fā)生器。用VHDL編程實(shí)現(xiàn)，其設(shè)計(jì)過程簡單，極易修改，可移植性強(qiáng)。系統(tǒng)以CPLD為核心，采用直接數(shù)字合成技術(shù)，輔以必要的模擬電路，構(gòu)成一個(gè)波形穩(wěn)定，精度較高的函數(shù)信號發(fā)生器。系統(tǒng)的特色在于除晶體振蕩器和A/D轉(zhuǎn)換外，全部集成在一片CPLD芯片

3、上，使系統(tǒng)大大簡化。它可輸出頻率、幅度可調(diào)的正弦波、三角波、方波。另外由于CPLD具有可編程重置特性，因而可以方便地更換波形數(shù)據(jù)，且簡單易行，帶來極大方便。</p><p>　　關(guān)鍵詞：信號發(fā)生器設(shè)計(jì)；三相；VHDL；CPLD；MAX+ plus II</p><p><b>　　ABSTRACT</b></p><p>　　Direct di

4、gital frequency synthesize(DDFS) is a recently and rapidly developed technology which features high frequency resolution．This paper briefly introduces the basic principle of DDS. The basic principle and performance of CP

5、LD chip．Then it mainly describes how to use CPLD chip to design a function generator of high accuracy．The principle of three-phase multi-signal generator based on CPLD and DDS technology is introduced．Based on these，the

6、modules of CPLD design are given．</p><p>　　The multi-wave signal generator is designed based on program-mable logical component CPLD．The VHDL programming realization and the MAX+ plus II development platform

7、. Besides the crystal oscillator and the A/D transformation，the entire system completely integrates on the CPLD chip．The multi-wave signal generator may output the sine-wave，the triangle-wave，the square-wave．Then downloa

8、ded under the situation which the entire system hardware connects do not change，and finally output the special profi</p><p>　　Keywords：Signal Generator Design；Three-phase；VHDL；CPLD；MAX+ plus II</p>&l

9、t;p><b>　　目 錄</b></p><p><b>　　1 引 言1</b></p><p>　　2基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)3</p><p>　　2.1 波形發(fā)生器系統(tǒng)的設(shè)計(jì)方法及其技術(shù)指標(biāo)3</p><p>　　2.1.1設(shè)計(jì)方式概述3</p>

10、;<p>　　2.1.2 三相函數(shù)多波形發(fā)生器技術(shù)指標(biāo)5</p><p>　　2.1.3三相波形發(fā)生器設(shè)計(jì)方法概述5</p><p>　　2.2 設(shè)計(jì)方案6</p><p>　　2.2.1 三相函數(shù)發(fā)生器設(shè)計(jì)原理6</p><p>　　2.2.2 多波形發(fā)生器的各個(gè)波形模塊設(shè)計(jì)方式簡介9</p><

11、p>　　2.3 調(diào)試部分12</p><p>　　2.3.1 CPLD在使用中遇到的問題12</p><p>　　2.3.2 控制電路的調(diào)試13</p><p>　　2.3.3 DAC電路的調(diào)試13</p><p>　　2.3.4 程序的調(diào)試13</p><p>　　2.3.5 硬件電路的調(diào)試13

12、</p><p><b>　　結(jié) 論15</b></p><p><b>　　參考文獻(xiàn)16</b></p><p>　　附錄1 三相多波形函數(shù)發(fā)生器各模塊的程序17</p><p>　　附錄2 元件介紹23</p><p>　　1 DAC083223</p&g

13、t;<p>　　2 LM32424</p><p>　　3 PM7128SLC84-15芯片25</p><p>　　附錄3電路原理圖26</p><p>　　附錄4 英文資料及譯文27</p><p><b>　　1英文資料27</b></p><p><b>

14、　　2英文譯文36</b></p><p><b>　　致 謝43</b></p><p><b>　　1 引 言</b></p><p>　　現(xiàn)代電子技術(shù)的核心技術(shù)是EDA（Electronic Design Automation）。EDA技術(shù)就是依賴強(qiáng)大的電子計(jì)算機(jī)在EDA開發(fā)平臺上，對硬件描述語言HD

15、L(Hardware Description Language)系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動的完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合（布局布線），以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言和EDA軟件來完成對系統(tǒng)硬件功能的實(shí)現(xiàn)。</p><p>　　EDA使得電子技術(shù)領(lǐng)域各學(xué)科的界限更加模糊，更加護(hù)為包容：模擬與

16、數(shù)字、軟件與硬件、系統(tǒng)與器件、行為與結(jié)構(gòu)、ASIC（Application Specific Integrated Circuit,專用集成電路）與FPGA（Field Programmable Gate Array）等。</p><p>　　EDA技術(shù)在21世紀(jì)得到的很大進(jìn)步，例如更大規(guī)模的FPGA和CPLD（Complex Programmable Logic Device）器件的不斷推出；軟硬件IP核(In

17、tellectual Property)在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域、技術(shù)領(lǐng)域和設(shè)計(jì)應(yīng)用領(lǐng)域得到進(jìn)一步的確認(rèn)；系統(tǒng)級、行為驗(yàn)證級硬件描述語言(System C)的出現(xiàn)，使復(fù)雜電子系統(tǒng)和驗(yàn)證趨于簡單。</p><p>　　硬件描述語言VHDL[全名是VHSIC(Very High Speed Integrated Circuit) Hardware Description Language]是EDA技術(shù)的重要組成部分,由美

18、國國防部發(fā)起創(chuàng)建，由IEEE (The Institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并發(fā)布，是硬件描述語言的業(yè)界標(biāo)準(zhǔn)之一。</p><p>　　VHDL語言具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大簡化了硬件設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)效率和可靠性。</p><p>　　VHDL具有與具體硬件電路無

19、關(guān)和與設(shè)計(jì)平臺無關(guān)的特性，并且具有良好的電路行為描述和系統(tǒng)描述的能力，VHDL支持各種模式的設(shè)計(jì)方法：自頂向下與自頂向上或混合方法，在面對當(dāng)今電子產(chǎn)品生命周期縮短，需要多次重新設(shè)計(jì)以融入最新技術(shù)、改變工藝等方面，VHDL具有良好的適應(yīng)性。</p><p>　　向器件作編程或適配習(xí)慣上叫做下載，這要通過下載軟件平臺或者下載電纜實(shí)現(xiàn)。這是設(shè)計(jì)過程中的重要步驟，可以利用MAX+PLUSⅡ軟件在計(jì)算機(jī)上完成設(shè)計(jì)并下載到目

20、標(biāo)器件中。EDA工具軟件大致可以分為5個(gè)模塊：設(shè)計(jì)輸入編輯器，仿真器，HDL綜合器，適配器，下載器等。</p><p>　　Direct Digital Synthesis(DDS)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。該技術(shù)從相位概念出發(fā)，以時(shí)域采樣定理為基礎(chǔ)，在時(shí)域中進(jìn)行頻率合成，它以可編程邏輯器件(CPLD)作為控制及數(shù)據(jù)處理的核心，將存于Flash ROM的波形數(shù)據(jù)用D/A轉(zhuǎn)換器快速恢復(fù)。DDS頻

21、率轉(zhuǎn)換速度快，頻率分辨率高，并在頻率轉(zhuǎn)換時(shí)可保持相位的連續(xù)，因而易于實(shí)現(xiàn)多種調(diào)制功能。DDS是全數(shù)字化技術(shù)，其幅度、相位、頻率均可實(shí)現(xiàn)程控，并可通過更換波形數(shù)據(jù)靈活實(shí)現(xiàn)任意波形。此外，DDS易于單片集成，體積小，價(jià)格低，功耗小，因此DDS技術(shù)近年來得到了飛速發(fā)展，其應(yīng)用也越來越廣泛?；贑PLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)信號波形的多樣化，而且方便可靠，簡單經(jīng)濟(jì)，系統(tǒng)易于擴(kuò)展，同時(shí)可大大提高輸出信號的帶寬。</p>&

22、lt;p>　　CPLD為連續(xù)式互連結(jié)構(gòu)，器件引腳到內(nèi)部邏輯單元，以及各邏輯單元之間，是通過全局互連總線中的多路選擇器或交叉矩陣選通構(gòu)成信號通路。其主要特點(diǎn)是內(nèi)部時(shí)間延時(shí)與器件邏輯結(jié)構(gòu)等無關(guān)，各模塊之間提供了具有固定時(shí)延的快速互連通道，因此可以預(yù)測時(shí)間延時(shí)，容易消除競爭冒險(xiǎn)等現(xiàn)象，便于各種邏輯電路設(shè)計(jì)。</p><p>　　本文的DDS系統(tǒng)以CPLD為核心，采用直接數(shù)字合成技術(shù)，輔以必要的模擬電路，構(gòu)成一個(gè)波

23、形穩(wěn)定，精度較高的函數(shù)信號發(fā)生器。本系統(tǒng)的特色在于CPLD中集成了大部分電路，使系統(tǒng)大大簡化，除輸出所需的正弦波、方波、三角波，還可進(jìn)行波形存儲,三種波形之間的相位差均為120°，是三相的CPLD系統(tǒng)。</p><p>　　DDS的理論依據(jù)是奈奎斯特抽樣定理。根據(jù)該定理，對于一個(gè)周期正弦波連續(xù)信號，可以沿其相位軸方向，以等量的相位間隔對其進(jìn)行相位/幅度抽樣，得到一個(gè)周期性的正弦信號的離散相位的幅度序列，

24、并且對模擬幅度進(jìn)行量化，量化后的幅值采用相應(yīng)的二進(jìn)制數(shù)據(jù)編碼。這樣就把一個(gè)周期的正弦波連續(xù)信號轉(zhuǎn)換成為一系列離散的二進(jìn)制數(shù)字量，然后通過一定的手段固化在只讀存儲器ROM 中，每個(gè)存儲單元的地址即是相位取樣地址，存儲單元的內(nèi)容是已經(jīng)量化了的正弦波幅值。這樣的一個(gè)只讀存儲器就構(gòu)成了一個(gè)與2π周期內(nèi)相位取樣相對應(yīng)的正弦函數(shù)表，因它存儲的是一個(gè)周期的正弦波波形幅值，因此又稱其為正弦波形存儲器。此時(shí)，正弦波形信號的相位與時(shí)間成線性關(guān)系。根據(jù)這一基

25、本關(guān)系，在一定頻率的時(shí)鐘信號作用下，通過一個(gè)線性的計(jì)數(shù)時(shí)序發(fā)生器所產(chǎn)生的取樣地址對已得到的正弦波波形存儲器進(jìn)行掃描，進(jìn)而周期性地讀取波形存儲器中的數(shù)據(jù)，其輸出通過數(shù)模轉(zhuǎn)換器及低通濾波器就可以合成一個(gè)完整的、具有一定頻率的正弦波信號。DDS電路一般包括系統(tǒng)時(shí)鐘、相位累加器、相位調(diào)制器、ROM 查找表、D/A轉(zhuǎn)換器和低通濾波器(LPF)。</p><p>　　基于CPLD和DDS技術(shù)的函數(shù)發(fā)生器可以實(shí)現(xiàn)信號波形的多樣

26、化，而且方便可靠，簡單經(jīng)濟(jì)，系統(tǒng)易于擴(kuò)展，同時(shí)可大大提高輸出信號的帶寬。</p><p>　　2基于CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)</p><p>　　2.1 波形發(fā)生器系統(tǒng)的設(shè)計(jì)方法及其技術(shù)指標(biāo)</p><p>　　2.1.1設(shè)計(jì)方式概述</p><p>　　在電子工程設(shè)計(jì)與測試中，常常需要一些具有特殊要求的信號，要求其波形產(chǎn)生多，頻率

27、方便可調(diào)。通常的信號產(chǎn)生器難以滿足要求，市場上出售的任意信號產(chǎn)生器價(jià)格昂貴。在老師指導(dǎo)下，結(jié)合實(shí)際要求，我設(shè)計(jì)了一種基于CPLD的三相多波形函數(shù)發(fā)生器，能輸出正弦波、三角波、方波等波形信號，波形信號之間的相位差均為120?。</p><p>　　復(fù)雜可編程邏輯器件CPLD器件可以代替許多分立元器件，從而大大降低了電路板的復(fù)雜程度。對于CPLD器件的設(shè)計(jì)一般可以分為設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和器件編程三個(gè)設(shè)計(jì)步驟以及相應(yīng)的

28、功能仿真、時(shí)序仿真和器件測試三個(gè)設(shè)計(jì)驗(yàn)證過程。</p><p>　　設(shè)計(jì)輸入有多種方式，目前最常用的有電路圖和硬件描述語言兩種，對于簡單的設(shè)計(jì)，可采用原理圖的方式設(shè)計(jì)，對于復(fù)雜的設(shè)計(jì)可使用原理圖或硬件描述語言(Verilog, AHDL, VHDL語言)，或者兩者混用，采用層次化設(shè)計(jì)方法，分模塊層次地進(jìn)行描述。</p><p>　　原理圖設(shè)計(jì)方法主要是按照數(shù)字系統(tǒng)的功能采用具體的邏輯器件組

29、合來實(shí)現(xiàn)的把這些由具體器件實(shí)現(xiàn)邏輯功能的電路圖輸入到軟件當(dāng)中。這種設(shè)計(jì)方法比較直觀。 </p><p>　　硬件描述語言設(shè)計(jì)方法主要把數(shù)字系統(tǒng)的邏輯功能用硬件語言來描述，采用VHDL語言描述的數(shù)字系統(tǒng)大致有三種；其一稱為行為描述，它用幾個(gè)包含著若干順序語句的進(jìn)程描述輸入與輸出之間的轉(zhuǎn)換關(guān)系；其二是數(shù)據(jù)流描述，用一系列的并發(fā)信號賦值語句描述輸入與輸出之間的關(guān)系；其三為結(jié)構(gòu)描述方式，是通過元件之間的互聯(lián)關(guān)

30、系描述輸出電路的結(jié)構(gòu)。無論是原理圖輸入還是描述語言輸入都各有其優(yōu)點(diǎn)，原理圖設(shè)計(jì)適合于對器件比較熟悉，元件之間的互聯(lián)清楚，并且需要的設(shè)計(jì)比較簡單的情況，而對于器件不熟悉，設(shè)計(jì)復(fù)雜的情況來說，使用硬件描述語言要方便一些。</p><p>　　設(shè)計(jì)實(shí)現(xiàn):設(shè)計(jì)實(shí)現(xiàn)是指從設(shè)計(jì)輸入文件到熔絲圖文件(CPLD)的編譯過程。在該過程中，編譯軟件自動地對設(shè)計(jì)文件進(jìn)行綜合、優(yōu)化，并針對所選中的器件進(jìn)行映射、布局、布線、產(chǎn)生相應(yīng)的熔絲

31、圖或位流數(shù)據(jù)文件，在此過程中，由于編譯軟件給系統(tǒng)管腳的分配是比較雜亂的，為了電路板布線的方便，用戶可以對輸入/輸出管腳進(jìn)行管腳鎖定。</p><p>　　器件編程:器件編程就是將熔絲圖文件或位流數(shù)據(jù)文件下載到相應(yīng)的CPLD器件中，并與CPLD器件的管腳相對應(yīng)，所用的軟件是ALTARE公司提供的CPLDDN4，這是ALTARE公司CPLD系列的專用下載軟件。</p><p>　　設(shè)計(jì)校驗(yàn):對

32、應(yīng)于設(shè)計(jì)輸入、設(shè)計(jì)實(shí)現(xiàn)和器件編程，設(shè)計(jì)驗(yàn)證分為了功能仿真、時(shí)序仿真、器件測試三個(gè)部分。功能仿真驗(yàn)證設(shè)計(jì)的邏輯功能，在設(shè)計(jì)輸入過程中，對部分功能或整個(gè)設(shè)計(jì)均可進(jìn)行仿真；時(shí)序仿真是在設(shè)計(jì)實(shí)現(xiàn)以后，針對器件的布局、布線方案進(jìn)行時(shí)延仿真，分析定時(shí)關(guān)系:器件測試是在器件編程后，通過實(shí)驗(yàn)或借助測試工具，測試器件最終的功能和性能指標(biāo)。</p><p>　　在設(shè)計(jì)中系統(tǒng)的接口電路、信號源的大多數(shù)邏輯控制都在CPLD中實(shí)現(xiàn)。<

33、;/p><p>　　在該流程中仿真是重點(diǎn)。仿真又可分為功能仿真(前仿真)與時(shí)序仿真(后仿真)。根據(jù)電路設(shè)計(jì)編制仿真文件，在文件被綜合前進(jìn)行仿真，可驗(yàn)證電路功能；在保證電路已實(shí)現(xiàn)設(shè)計(jì)的功能后，進(jìn)行綜合并對綜合的結(jié)果進(jìn)行時(shí)序仿真，可驗(yàn)證電路的時(shí)序是否滿足要求。當(dāng)電路的前仿真與后仿真都滿足要求，則電路的設(shè)計(jì)是成功的。然后設(shè)置器件類型并進(jìn)行引腳鎖定，再對文件進(jìn)行適合于所加配置的邏輯綜合；通過后即完成設(shè)計(jì)。最后結(jié)合系統(tǒng)中的其它

34、部分進(jìn)行連調(diào)，如發(fā)現(xiàn)問題可修改設(shè)計(jì)。</p><p>　　本設(shè)計(jì)中使用了ALTERA公司提供的配套軟件MAX+PLUSII進(jìn)行文件的輸入、編譯和下載。MAX+PLUSII的軟件設(shè)計(jì)主要由設(shè)計(jì)輸入、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和器件編程等四部分構(gòu)成。</p><p>　　圖2.1-1 CPLD設(shè)計(jì)流程圖</p><p>　　圖2.1-2 MUS+PLUSⅡ設(shè)計(jì)的主要組成部分&

35、lt;/p><p>　　2.1.2 三相函數(shù)多波形發(fā)生器技術(shù)指標(biāo)</p><p>　　三種波形之間的相位差均為120°，可以同時(shí)輸出，具有三相的功能。對以下三種波形的頻率均要求：產(chǎn)生的頻率都可以預(yù)置；輸出的信號幅值能在100mv~3V的范圍內(nèi)調(diào)整。</p><p>　　對正弦波信號的要求為：信號頻率范圍：20Hz-20kHz之間可調(diào)，步長為10Hz；</

36、p><p>　　非線性失真系數(shù)≤3%。</p><p>　　對方波信號的要求是：信號頻率范圍：20Hz-20kHz；上升和下降時(shí)間<1µs；</p><p>　　對三角波信號的要求為：信號頻率范圍：20Hz-20kHz之間可調(diào)。</p><p>　　2.1.3三相波形發(fā)生器設(shè)計(jì)方法概述</p><p>　　

37、Direct Digital Synthesis(DDS)是20世紀(jì)60年代末出現(xiàn)的第三代頻率合成技術(shù)。用DDS技術(shù)來設(shè)計(jì)制作一個(gè)基于CPLD的三相多波形函數(shù)發(fā)生器，并使它能輸出正弦波、三角波、方波等波形信號源，三種波形的相位差為120?。</p><p>　　波形發(fā)生器中的CPLD芯片是DDS的控制及數(shù)據(jù)處理的核心，電路系統(tǒng)主要由時(shí)鐘信號發(fā)生器、波形數(shù)據(jù)產(chǎn)生器和A/D轉(zhuǎn)換電路組成。波形數(shù)據(jù)產(chǎn)生器由數(shù)控分頻器、三

38、角波產(chǎn)生模塊、正弦波產(chǎn)生模塊、方波產(chǎn)生模塊等構(gòu)成。在時(shí)鐘信號發(fā)生器作用下，波形數(shù)據(jù)產(chǎn)生器生成頻率可變的波形數(shù)據(jù)數(shù)字信號，由 A/D轉(zhuǎn)換電路放大處理后輸出最終所需要的波形信號。</p><p>　　各個(gè)模塊的實(shí)現(xiàn)主要采用MAX+ plus II開發(fā)平臺，由VHDL編程實(shí)現(xiàn)。先完成外圍電路的焊接之后，用CPLD的專屬下載軟件把編寫完的程序燒錄入CPLD芯片，再對整個(gè)波形發(fā)生器進(jìn)行調(diào)試，使其達(dá)到預(yù)期的效果。 </

39、p><p><b>　　2.2 設(shè)計(jì)方案</b></p><p>　　2.2.1 三相函數(shù)發(fā)生器設(shè)計(jì)原理</p><p>　　DDS制作的三相波形發(fā)生器主要由標(biāo)準(zhǔn)參考頻率源、相位累加器、波形存儲器、數(shù)模轉(zhuǎn)換器、低通平滑濾波器構(gòu)成。在時(shí)鐘脈沖的控制下，頻率控制字K由相位累加器得到相應(yīng)的相碼，相碼尋址波形存儲器進(jìn)行相碼——幅碼變換輸出不同的幅度編碼，再

40、經(jīng)過數(shù)模變換器得到相應(yīng)的階梯波，最后經(jīng)低通濾波器對階梯波進(jìn)行平滑，即得到由頻率控制字決定的連續(xù)變化的輸出波形。其中，參考頻率源一般是一個(gè)高穩(wěn)定的晶體振蕩器，其輸出信號用于DDS中各部件同步工作。因此，DDS輸出的合成信號的頻率穩(wěn)定度與晶體振蕩器是一樣的。</p><p>　　DDS系統(tǒng)核心是N位相位累加器。相位累加器的結(jié)構(gòu)一般N位字長的二進(jìn)制加法器與一個(gè)由時(shí)鐘觸發(fā)的N位二進(jìn)制相位累加寄存器級聯(lián)構(gòu)成，加法器的一個(gè)輸

41、入端與相位寄存器的輸出端相連，另一個(gè)輸入端是外部的頻率控制字K。在每一個(gè)參考時(shí)鐘脈沖輸入時(shí)，把頻率字累加一次，并把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸出端。由于相位累加器的輸出連接在波形存儲器的地址線上。因此其輸出的改變就相當(dāng)于進(jìn)行查表。系統(tǒng)中的參考時(shí)鐘通常是一個(gè)高穩(wěn)定性的晶體振動器，用來作為系統(tǒng)時(shí)鐘同步整個(gè)系統(tǒng)的各組成部分。在系統(tǒng)時(shí)鐘脈沖的作用下，相位累加器不停地累加．也即不停地查表，不停地把波形重新合成出來，當(dāng)相位累加器累加滿時(shí)就會產(chǎn)

42、生一次溢出，完成一個(gè)周期性的動作，這個(gè)周期就是DDS合成信號的一個(gè)頻率周期，累加器的溢出頻率就是DDS輸出的信號頻率。。濾波器則進(jìn)一步平滑D/A轉(zhuǎn)換器輸出的近似所需波形的鋸齒階梯波．同時(shí)濾出不必要的雜波。</p><p>　　圖2.2-1 DDS的原理圖</p><p>　　圖2.2-2 相位累加器的結(jié)構(gòu)示意圖</p><p>　　若頻率控制字設(shè)為M，相位累加器為N

43、位，參考時(shí)鐘頻率fс，則輸出頻率為Mfс/2ª(a=N)。DDS的輸出頻率下限對應(yīng)于頻率控制字M=0的情形，即輸出頻率為f。=0。根據(jù)Nyquist采樣定理，DDS的輸出上限頻率為時(shí)鐘頻率的一半，即f。=½fс。但由于實(shí)際輸出低通濾波器的非理想特性，可實(shí)現(xiàn)的頻率上限為-2/5fo。即若參考頻率為 ，DDS的輸出頻率范圍是0—2/5fc。由于DDS的模塊化結(jié)構(gòu)，其輸出波形由波形查找表中的數(shù)據(jù)來決定，因此，只需改變查找表

44、中的數(shù)據(jù)，即可以方便地利用DDS產(chǎn)生出正弦波之外的其他波形，如余弦波、方波、三角波。鋸齒波甚至調(diào)頻、調(diào)相波以及帶限的噪聲信號。</p><p>　　三相分時(shí)復(fù)用原理：分時(shí)復(fù)用的原理是各路信號只占用同一信道的不同時(shí)間間隙進(jìn)行信號傳輸。具體到本電路就是利用對正弦表尋址的高速度，使一個(gè)正弦表在不同時(shí)間段查尋不同相的正弦波的幅值，以達(dá)到減少正弦表所占用的CPLD資源的目的。</p><p>　　電

45、路的具體實(shí)現(xiàn)：三路在相位上互差120。的地址數(shù)據(jù)并行輸入通過一個(gè)三選一的選擇器來進(jìn)行選擇，選擇器的控制端接三進(jìn)制的計(jì)數(shù)器。如，計(jì)數(shù)器為0時(shí)，輸出的是A相的地址。計(jì)數(shù)器為1時(shí)，輸出的是B相的地址．計(jì)數(shù)器為2時(shí)，輸出的是C相的地址。因此只要使輸入的三相地址周期性變化，就實(shí)現(xiàn)了并行輸入的三相地址數(shù)據(jù)在時(shí)間上形成了連續(xù)，也就實(shí)現(xiàn)了三相地址數(shù)據(jù)的合成。這樣就可以利用一個(gè)正弦表來得到三相的正弦值，把正弦表減少到?jīng)]有采樣分時(shí)復(fù)用時(shí)的1/3。數(shù)據(jù)的分離

46、：通過分時(shí)復(fù)用，使得通過查尋一個(gè)正弦表得到在相位上互差的三相正弦波的幅值，但是由于輸入的三相地址在時(shí)間上是連續(xù)的，即對ROM表尋址的地址只有一路，因此，雖然得到了三相正弦波的幅值，可是他們是按ADDRESS中各相之間的關(guān)系混合在一起的，因此，必需對所得到的幅值進(jìn)行分離。才能得到三相正弦波。由波形ADDRESS中各相地址的相互關(guān)系可知，分離數(shù)據(jù)只要把分時(shí)復(fù)用的合成部分反接即可。</p><p>　　參數(shù)選擇：相位累

47、加器的字長決定了頻率分辨率．設(shè)計(jì)中取N=16。由于CPLD中硬件資源(主要是存儲器EAB容量)所限，需對相位累加器輸出的16位相位進(jìn)行截?cái)?，這里取16位相位的前l(fā)0位進(jìn)入相位，幅度轉(zhuǎn)換電路，即A=10，輸出數(shù)字幅度序列定位10位(D=10)。</p><p>　　圖2.2-3 正弦波波形數(shù)據(jù)產(chǎn)生模塊</p><p>　　這樣確定的基本參數(shù)如下：</p><p>　　

48、（1）時(shí)鐘頻率和輸出帶寬根據(jù)已知的外部時(shí)鐘源的頻率fс=12MHz．那么本系統(tǒng)最高輸出頻率位2/5fo=4.8 MHz。</p><p>　?。?）頻率范圍由于要求輸出的信號頻率范圍比較大．因此在12MHz時(shí)鐘源引入CPLD后，在相位累加器之前增加了一個(gè)時(shí)鐘分頻器，可實(shí)現(xiàn)10、100、1000、10000次分頻。根據(jù)輸出信號的頻率和精度要求，選擇不同的分頻比將50MHz時(shí)鐘頻率降低，再作位相位累加器和波形產(chǎn)生電路

49、的參考時(shí)鐘。</p><p>　　相位/幅度變換用CPLD實(shí)現(xiàn)相位/幅度變換電路是設(shè)計(jì)的一個(gè)難點(diǎn)。根據(jù)DDS原理，將不同波形的量化數(shù)據(jù)存儲于波形查找表中，即可完成多波形發(fā)生的功能。ROM 的功能在本方案選用的Altera公司生產(chǎn)的CPLD芯片中實(shí)現(xiàn)，因此在實(shí)際設(shè)計(jì)中，要充分考慮表格數(shù)據(jù)的優(yōu)化問題。根據(jù)上面的參數(shù)選擇，取相位累加器字長M=16，截取前10位有效位，輸出幅度序列定位l0位。這樣直接實(shí)現(xiàn)正弦波形存儲需要

50、210xl0bitROM。正弦查找表可調(diào)用Maxplux2軟件中的“l(fā)pm_rom”宏模塊實(shí)現(xiàn)。</p><p>　　CPLD器件選擇ALTERA公司的——EPM7128S84-15。它有128個(gè)宏單元、2500個(gè)等效邏輯門、15ns的速度、PLCC84封裝形式。除電源引腳、地線引腳、全局控制引腳和JTAG引腳外，共提供了64個(gè)可用I/O腳，這些引腳可以任意配置為輸入、輸出和雙向方式。該器件的特點(diǎn)如下:</

51、p><p>　　是 一 種高性能的CM0SE EPROM器件。</p><p>　　器 件 可通過JTAG接口實(shí)現(xiàn)在線編程。</p><p>　　內(nèi) 置 JTAG BST電路。</p><p>　　可 編 程宏單元觸發(fā)器具有專用清除、置位、時(shí)鐘和時(shí)鐘使能控制。</p><p>　　可 配 置的擴(kuò)展乘積項(xiàng)分配，允許向每個(gè)宏單

52、元提供多達(dá)32個(gè)乘積項(xiàng)。</p><p>　　EPM7128S器件是通過4個(gè)引腳的JTAG接口進(jìn)行在線編程(ISP)的。ISP允許快速、有效地在設(shè)計(jì)開發(fā)過程中重復(fù)編程。JTAG(Joint Test Action Group)是歐洲的JETAG組織提出的邊界掃描標(biāo)準(zhǔn)，即IEEE1149. 1標(biāo)準(zhǔn)。該標(biāo)準(zhǔn)提供了板級和芯片級的測試，所有JTAG測試功能僅需一條四線或五線的接口及相應(yīng)的軟件即能完成，利用JTAG能測試電

53、路板的連接情況以及電路板的正確性。JTAG的接口信號為:</p><p>　　TCK (Test Clock):用于控制狀態(tài)機(jī)及傳遞數(shù)據(jù)。</p><p>　　TMS( Test Mode Select):選擇邊界掃描模式，控制狀態(tài)機(jī)測試操作。</p><p>　　DI ( Test Data Input):在TCK的一升沿，接受串行數(shù)據(jù)。</p>&

54、lt;p>　　TDO( Test Data Output)：在TCK的下降沿，輸出串行數(shù)據(jù)。</p><p>　　我們采用的是并口下載電纜ByteBlaster，它可以對MAX7000S系列進(jìn)行在線編程。該下載電纜具有以下幾個(gè)部分:與PC機(jī)并行口相連的25針插頭、與PCB板插座相連的10針插頭以及25針到10針的變換電路?？捎糜趯?shí)現(xiàn)波形相位、幅度變換查找表(ROM)結(jié)構(gòu)。DDS主要分為相位累加器、相位/幅度

55、轉(zhuǎn)換單元(含ROM)、數(shù)模變換器以及低通濾波等幾個(gè)部分。</p><p>　　相位累加器和相位/幅度轉(zhuǎn)換單元用CPLD實(shí)現(xiàn)，再將輸出外接至DAC器件，最后通過低通濾波器即可得到所需波形。</p><p>　　圖2.2-4 CPLD的外圍電路連接圖</p><p>　　2.2.2 多波形發(fā)生器的各個(gè)波形模塊設(shè)計(jì)方式簡介</p><p>　　數(shù)控

56、分頻器：數(shù)控分頻器的功能是在輸入端輸入不同數(shù)據(jù)時(shí)，對輸入時(shí)鐘產(chǎn)生不同的分頻比，輸出不同頻率的時(shí)鐘，以改變輸出信號的頻率。設(shè)計(jì)時(shí)利用并行預(yù)置數(shù)的減法計(jì)數(shù)器實(shí)現(xiàn)，他的工作原理是：減法計(jì)數(shù)器在并行預(yù)置數(shù)的基礎(chǔ)上，在時(shí)鐘的作用下進(jìn)行減計(jì)數(shù)，當(dāng)計(jì)數(shù)值為零時(shí)產(chǎn)生溢出信號，加載預(yù)置數(shù)據(jù)，并且將溢出信號作為分頻器的輸出信號，實(shí)現(xiàn)分頻信號輸出。其分頻系數(shù)N為預(yù)置數(shù)的值。為了得到占空比為50 的矩形時(shí)鐘信號，將輸出再進(jìn)行二分頻。由此，該分頻器的總分頻系數(shù)為

57、2N。</p><p>　　三角波波形數(shù)據(jù)產(chǎn)生模塊：該模塊可設(shè)計(jì)一個(gè)可逆計(jì)數(shù)器實(shí)現(xiàn)。設(shè)計(jì)時(shí)設(shè)置一變量作為工作狀態(tài)標(biāo)志，在此變量為全0時(shí)，當(dāng)檢測到時(shí)鐘的上升沿時(shí)進(jìn)行加同一個(gè)數(shù)操作，為全1時(shí)，進(jìn)行減同一個(gè)數(shù)操作。由于A/D轉(zhuǎn)換采用8位的DAC0832芯片，且設(shè)64個(gè)時(shí)鐘為一個(gè)三角波周期，則輸出Q每次加8/減8。</p><p>　　正弦波波形數(shù)據(jù)產(chǎn)生模塊：用加法計(jì)數(shù)器和譯碼電路完成。首先對幅度

58、為1的正弦波的一個(gè)周期分為64個(gè)采樣點(diǎn)，根據(jù)正弦波的函數(shù)關(guān)系計(jì)算得到每一點(diǎn)對應(yīng)的幅度值，然后量化為8位二進(jìn)制數(shù)據(jù)，最大值為255，最小值為0，以此得到正弦波波表。加法計(jì)數(shù)器生成譯碼電路的64個(gè)輸入值，譯碼電路查波表輸出。無論是相位累加器波形合成法還是基于RAM查詢的波形合成法，都可以表示為合成信號的幅度與時(shí)間或是相位的關(guān)系，信號的幅度坐標(biāo)存放在波形存儲器中，通過地址發(fā)生器讀取波形數(shù)據(jù)，完成數(shù)字波形。</p><p&g

59、t;　　方波波形數(shù)據(jù)產(chǎn)生模塊：設(shè)計(jì)一個(gè)比較器，經(jīng)過低通濾波器后的正弦波通過它后才能產(chǎn)生方波。通過交替送出全0和全1，并給以32個(gè)時(shí)鐘延時(shí)實(shí)現(xiàn)，64個(gè)時(shí)鐘為一個(gè)周期。</p><p>　　數(shù)據(jù)選擇器：用CASE語句設(shè)計(jì)完成。在CORTROL的控制下選擇輸出一種波形數(shù)據(jù)輸出，同時(shí)完成兩種波形的線性組合。波形組合是將波形每一時(shí)刻的數(shù)值相加，為了不超出DAC0832的輸出范圍，做相應(yīng)的除2操作。</p>&

60、lt;p>　　首先由控制寄存器將外部控制器送入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字；然后再由分頻器根據(jù)頻率控制字進(jìn)行分頻并將輸出作為尋址計(jì)數(shù)器的時(shí)鐘；尋址計(jì)數(shù)器的尋址空間為360字節(jié)，可對ROM中的查找表進(jìn)行尋址；而通過模360加法器可以產(chǎn)生120º的相位差。</p><p>　　控制寄存器的設(shè)計(jì)：控制寄存器設(shè)計(jì)主要是將外部控制器輸入的數(shù)據(jù)轉(zhuǎn)換為頻率和幅度控制字。</p><p>

61、　　分頻比可變的分頻器模塊設(shè)計(jì)：該設(shè)計(jì)主要是根據(jù)頻率控制字決定分頻倍數(shù)，從而輸出與頻率控制字相對應(yīng)的頻率時(shí)鐘，此模塊的輸出可作為尋址計(jì)數(shù)器的時(shí)鐘。</p><p>　　尋址計(jì)數(shù)器：主要用于產(chǎn)生對ROM尋址輸出波形數(shù)據(jù)的尋址信號，尋址空間為360字節(jié)。 </p><p>　　模360加法器設(shè)計(jì)：此模塊用來產(chǎn)生120°的相移，以形成三相相差為120°的輸出波形。由于尋址空間

62、為360字節(jié)，故在輸出尋址數(shù)大于360時(shí)，須對360取模。</p><p>　　查找表ROM設(shè)計(jì)：此模塊主要用于存儲各種波形數(shù)據(jù)，以便通過尋址計(jì)數(shù)器尋址輸出并經(jīng)D/ A轉(zhuǎn)換來輸出各種波形，其中包括正弦波、三角波、方波。</p><p>　　CPLD幅度控制字經(jīng)D/A轉(zhuǎn)換輸出后，可作為查找表輸出DAC的參考電壓，該參考電壓可通過改變幅度控制字來進(jìn)行改變，從而改變輸出信號的幅度。</p&

63、gt;<p>　　圖2.2-5 CPLD的內(nèi)部結(jié)構(gòu)設(shè)計(jì)框圖</p><p>　　A/D轉(zhuǎn)換采用了8位的DAC0832芯片。波形的產(chǎn)生是采用直接數(shù)字頻率合成技術(shù)DDFS按照不同頻率要求以頻率控制字n為步進(jìn)對相位增量進(jìn)行累加，以累加相位值作為地址碼讀取存放于ROM內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和幅度控制，再濾波即可得到波形。輸出波形頻率與尋址脈沖頻率成正比，因此改變脈沖頻率就可以改變輸出波形頻率。D/A轉(zhuǎn)換

64、電路的電路連接圖主要由DAC0832和 LM324構(gòu)成，附加了一些電容和電阻增加了其穩(wěn)定性，它先通過DAC0832信號對信號進(jìn)行數(shù)模轉(zhuǎn)換，恢復(fù)為模擬信號后再由LM324構(gòu)成的放大電路進(jìn)行放大處理，使波形發(fā)生器達(dá)到預(yù)期的效果。</p><p>　　圖2.2-6 DAC0832外圍連接圖</p><p>　　邏輯時(shí)序仿真：利用MAX+PLUXⅡ進(jìn)行系統(tǒng)仿真。在時(shí)序波形中，clk為系統(tǒng)的時(shí)鐘，

65、這里設(shè)定仿真的時(shí)鐘為200ns(晶振為12Mhz)；freqin為頻率字輸入，它可以在1-1024取任意值，這里取freqin=l(即相位累加增量?θ=360? /1024=0.35?)， 則f。 = 4.88kHz；pha-seina、phaseinb、phaseinc分別為三相互差120?的相位字的輸入， 取值分別為：phaseina=0、phaseinb=341、phaseinc=683；romadddr_a、romadddr_b

66、、ro-madddr c分別為三相分時(shí)復(fù)用電路中的A相、B相和C相的相位值(三相互差)，romadddr_abc為合成一路后的相位值。</p><p>　　為了便于在同一波形中可以同時(shí)看清輸出數(shù)據(jù)中的各項(xiàng)，對仿真波形進(jìn)行截取，為約3．5us-8．6US時(shí)的時(shí)序波形，ddsout_abc為查得 E弦表所得的三相混合數(shù)據(jù)，ddsout_a、ddsout_b、ddsout_c分別為數(shù)據(jù)分離后A相、B相和C相的相位對應(yīng)的

67、幅度值，由三相正弦波幅度之間的相互關(guān)系和變化趨勢得知．輸出的數(shù)據(jù)是正確的。由于DDS技術(shù)是從相位概念出發(fā)，根據(jù)確定的相位的有效字長組合，會產(chǎn)生相位截?cái)嗾`差。本設(shè)計(jì)的相位誤差計(jì)算：每相正弦信號輸出延時(shí)了2個(gè)系統(tǒng)時(shí)鐘周期，即At=2Tc。因此相位誤差為：?θ=2π*f。*?T，則?θ=0.7?。(這里設(shè)頻率字M=1，字長N=10)。</p><p>　　整個(gè)系統(tǒng)除晶體振蕩器和A/D轉(zhuǎn)換外，全部集成在一片CPLD芯片上

68、。它可輸出三相頻率、幅度可調(diào)的正弦波、三角波、方波。任意波形模塊可由用戶自行編輯所需波形數(shù)據(jù)，下載到CPLD芯片上，在不改變整個(gè)系統(tǒng)硬件連接的情況下，輸出用戶所需的波形。另外由于CPLD具有可編程重置特性，因而可以方便地更換波形數(shù)據(jù)，且簡單易行，帶來極大方便。</p><p>　　圖2.2-7 波形仿真圖</p><p><b>　　2.3 調(diào)試部分</b></

69、p><p>　　2.3.1 CPLD在使用中遇到的問題</p><p>　　CPLD芯片提供了很多個(gè)電源引腳，為了減少芯片內(nèi)部的干擾，盡量在每個(gè)電源引腳處加一個(gè)退藕電容，一般一個(gè)芯片周圍不少于6個(gè)電容。</p><p>　　CPLD如果不能下載，可能有多種問題，先檢查芯片的各個(gè)接地腳和電源腳是否全部連接正確，然后看四個(gè)JTAG引腳是否連接正確，可在下載時(shí)觀測四個(gè)引腳上

70、的信號。</p><p>　　對于不使用的全局變量，最好連接到地線。在編譯的時(shí)候可能會出現(xiàn)所用的門數(shù)不多，但是編譯通不過的情況，可以把邏輯綜合的選項(xiàng)重新設(shè)置一下。</p><p>　　在邏輯綜合的時(shí)候最好選擇設(shè)計(jì)環(huán)境中對于特定的芯片所提供的綜合條件，以免造成不必要的麻煩。</p><p>　　2.3.2 控制電路的調(diào)試</p><p>　　對

71、控制電路進(jìn)行時(shí)序仿真，在仿真圖中幾乎總會出現(xiàn)我們所不需要的毛刺，這些毛刺有時(shí)會給系統(tǒng)帶來致命的影響，我們必須采取措施消除這樣的毛刺。由于毛刺一般出現(xiàn)在信號發(fā)生電平轉(zhuǎn)換的時(shí)刻，也即輸出信號的建立時(shí)間內(nèi)，而在輸出信號的保持時(shí)間內(nèi)不大會出現(xiàn)。因此，若帶有毛刺的信號持續(xù)時(shí)間較長，我們可在輸出信號的持續(xù)時(shí)間內(nèi)用一定寬度的高電平脈沖選通一個(gè)與門來獲得該信號，此時(shí)毛刺自然已被消除。高電平脈沖可由軟件控制鎖存器來得到。若帶有毛刺的信號保持時(shí)間較短，可利

72、用D觸發(fā)器的D輸入端對毛刺不敏感的特點(diǎn)，在輸出信號的保持時(shí)間內(nèi)用觸發(fā)器讀取輸出信號，此時(shí)毛刺自然也已被消除，觸發(fā)器的時(shí)鐘沿可由軟件控制地址譯碼器來得到。</p><p>　　另外 ，在某些情況下，需要對信號進(jìn)行一定的延時(shí)，以完成特定的功能。利用D觸發(fā)器可在時(shí)鐘的控制下對信號進(jìn)行比較精確的延時(shí)，這種方法的最小延時(shí)是半個(gè)時(shí)鐘周期。延時(shí)也是消除毛刺的手段之一。</p><p>　　2.3.3 D

73、AC電路的調(diào)試</p><p>　　DAC電路將RAM查找表輸出的離散的數(shù)字信號變換為連續(xù)的模擬信號。所選的芯片為DAC0832，它的分辨率為12bits，建立時(shí)間為1us，差分電流輸出。輸出電流在2-20mA內(nèi)可調(diào)。由于電流無法直接測量，所以在DAC0832的輸出端和地之間接有一個(gè)20歐的電阻，可將輸出的電流轉(zhuǎn)換為電壓來測，過程如下：首先向DAC輸入全1的數(shù)據(jù)，測得輸出端11腳的電壓為0.4V；12腳為0.04

74、 V；再向DAC輸入全0的數(shù)據(jù)，測得輸出端管11腳的電壓為0.04 V；12腳為0.4V；說明DAC電路工作正常。</p><p>　　2.3.4 程序的調(diào)試</p><p>　　設(shè)計(jì)中使用了ALTERA公司提供的配套軟件MAX+PLUSII進(jìn)行文件的輸入、編譯和下載。MAX+PLUSII的軟件設(shè)計(jì)主要由設(shè)計(jì)輸入、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和器件編程等四部分構(gòu)成。</p><

75、p>　　MAX+PLUSIIFileNEW Text Editor File/.gdf /.scf輸入程序 保存、編譯 調(diào)試程序 編譯、仿真、運(yùn)行 調(diào)試完成后用并口下載線下載程序至CPLD芯片 完成燒入程序后硬件電路的調(diào)試 修改、調(diào)試程序 完成設(shè)計(jì)。</p><p>　　2.3.5 硬件電路的調(diào)試</p><p>　　在硬件

76、電路調(diào)試中，要注意焊接的藝術(shù)和元件的布局，讓整體顯得美觀。不能出現(xiàn)漏焊、錯(cuò)焊等現(xiàn)象。在燒錄入程序之后，對電路進(jìn)行測試，看電路是否能達(dá)到預(yù)期的功能。如果不能，則要進(jìn)行程序的調(diào)試，并檢測電路連接、元件使用等方面的問題，努力排除故障，讓系統(tǒng)功能實(shí)現(xiàn)。</p><p><b>　　結(jié) 論</b></p><p>　　論文中基于CPLD的波形信號發(fā)生器方面進(jìn)行了設(shè)計(jì)，建立了包含

77、三角波、正弦波、方波等三類信號的波形庫，為波形的選擇提供了較好的操作平臺；把DDS技術(shù)與CPLD技術(shù)相結(jié)合來設(shè)計(jì)三相波形發(fā)生器，使三種信號的輸出相位差均為120º。對電路數(shù)字部分完成了分步功能仿真和波形仿真，努力改善數(shù)字波形發(fā)生器的基帶信號帶寬，實(shí)現(xiàn)電路的集成化，采用雙RAM雙通道使設(shè)計(jì)出的數(shù)字波形發(fā)生器有更大的適用范圍。本設(shè)計(jì)能應(yīng)用到教學(xué)和科研試驗(yàn)中。</p><p>　　在分析了DDS及CPLD技術(shù)

78、的基礎(chǔ)上，設(shè)計(jì)了一種基于CPLD的三相數(shù)字波形發(fā)生器。利用CPLD開發(fā)工具對電路進(jìn)行了設(shè)計(jì)和仿真，從分離器件到系統(tǒng)分布，每一步都經(jīng)過了嚴(yán)格的波形仿真驗(yàn)證，以確保功能正常。</p><p>　　本文結(jié)合任意波形發(fā)生器的發(fā)展?fàn)顩r，對直接數(shù)字波形合成技術(shù)的理論、設(shè)計(jì)方法、電路實(shí)現(xiàn)以及信號的調(diào)理電路進(jìn)行了深入的研究，歸納起來主要做了如下幾方面的工作：1、采用CPLD自行設(shè)計(jì)了直接數(shù)字合成技術(shù)芯片，通過了實(shí)驗(yàn)驗(yàn)證；2、設(shè)計(jì)

79、了內(nèi)調(diào)幅電路；3、設(shè)計(jì)調(diào)試信號調(diào)理電路；4、編寫了實(shí)驗(yàn)機(jī)主程序，波形數(shù)據(jù)輸出程序。</p><p>　　從整體上看來，儀器所實(shí)現(xiàn)的指標(biāo)基本上滿足課題要求，但同時(shí)也存在著不足和需要進(jìn)一步改進(jìn)的工作，主要體現(xiàn)在：1、調(diào)頻及任意波頻率電路需要進(jìn)一步改進(jìn)，采用高位的鎖相環(huán)器件；2、軟件和硬件電路設(shè)計(jì)工作沒有全部完成；3、由于技術(shù)限制，希望以后能使波形輸出頻率上一個(gè)更高臺階。</p><p>　　但

80、是，也存在著某些不足。比如：當(dāng)時(shí)由于開發(fā)周期和技術(shù)水平等原因，DDS技術(shù)均采用了國外成型的集成芯片，不僅代價(jià)高，而且許多性能沒有充分利用，調(diào)幅波性能也不夠高。</p><p>　　通過畢業(yè)課題設(shè)計(jì)，掌握了直接波形合成技術(shù)的原理及設(shè)計(jì)要領(lǐng)，學(xué)習(xí)了并掌握可編程邏輯器件電路的設(shè)計(jì)，掌握了MAX+PLUSII軟件、CPLD元件等的應(yīng)用，受益匪淺，為我今后的工作和學(xué)習(xí)奠定了堅(jiān)實(shí)的基礎(chǔ)。</p><p&g

81、t;<b>　　參考文獻(xiàn)</b></p><p>　　[1]沈明山.EDA技術(shù)及可編程器件應(yīng)用時(shí)訓(xùn)[M].北京:科學(xué)出版社.2003</p><p>　　[2]付慧生.復(fù)雜可編程邏輯器件與應(yīng)用設(shè)計(jì)[M].北京:中國礦業(yè)大學(xué)出版社.2003</p><p>　　[3]李國洪，沈明山等.可編程器件EDA技術(shù)與實(shí)踐[M].北京:機(jī)械工業(yè)出版社.200

82、4</p><p>　　[4]陳賾.CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程[M].北京:科學(xué)出版社.2004</p><p>　　[5]蔡明生.電子設(shè)計(jì)[M].北京:高等教育出版社.2003</p><p>　　[6]李東升.電子設(shè)計(jì)自動化與IC設(shè)計(jì)[M].北京:高等教育出版社.2004</p><p>　　[7]李洋.EDA技術(shù)實(shí)用教程[

83、M].北京:機(jī)械工業(yè)出版社.2005</p><p>　　[8]張秀娟，陳新華等.EDA設(shè)計(jì)與仿真實(shí)踐[M].北京:機(jī)械工業(yè)出版社.2004</p><p>　　[9]尹常永.EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)[M].陜西:西安電子科技大學(xué)出版社.2003</p><p>　　[10]潭會生，張昌凡等.EDA技術(shù)與應(yīng)用（第二版）[M].陜西:西安電子科技大學(xué)出版社.2004&

84、lt;/p><p>　　[11]王祖強(qiáng).電子實(shí)際自動化（EDA）技術(shù)實(shí)驗(yàn)教程[M].山東:山東大學(xué)出版社.2003</p><p>　　[12]朱正偉.EDA技術(shù)及應(yīng)用[M].北京:清華大學(xué)出版社.2004</p><p>　　[13]劉艷萍，高振斌等.EDA實(shí)用技術(shù)及應(yīng)用[M].北京:國防工業(yè)出版社.2005</p><p>　　[14]焦素敏

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86、器設(shè)計(jì)[J].現(xiàn)代電子技術(shù).2006，（17）.70-72</p><p>　　[18] Wu Tao，Wang Jian Hua et al. Application study of DSP and CPLD technology on the star sensor[J].Journal of Harbin Institute of Technology(New Series)，Vo1.13，No.3，20

87、06.289-293</p><p>　　[19]任緒科,趙俊渭等. 基于CPLD和單片機(jī)的任意波形發(fā)生器設(shè)計(jì)[J].電子產(chǎn)品世界.2005,(1).118-119</p><p>　　[20] 尹佳喜，尹仕.CPLD的三相多波形函數(shù)發(fā)生器設(shè)計(jì)[J].國外電子元器件.2006，</p><p><b>　?。?）.23-25</b></p

88、><p>　　附錄1 三相多波形函數(shù)發(fā)生器各模塊的程序</p><p>　　LIBRARY ieee ; -----初值模塊</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity chuzhi is</p><p>　　port(a:in std_logic_vec

89、tor(3 downto 0);</p><p>　　q:out integer range 0 to 312);</p><p>　　end chuzhi;</p><p>　　architecture chu_arc of chuzhi is</p><p><b>　　begin</b></p>&l

90、t;p>　　process(a)</p><p><b>　　begin</b></p><p><b>　　case a is</b></p><p>　　when"0001"=>q<=313;</p><p>　　when"0010"=&

91、gt;q<=156;</p><p>　　when"0011"=>q<=104;</p><p>　　when"0100"=>q<=78;</p><p>　　when"0101"=>q<=63;</p><p>　　when"01

92、10"=>q<=52;</p><p>　　when"0111"=>q<=45;</p><p>　　when"1000"=>q<=39;</p><p>　　when"1001"=>q<=35;</p><p>　　when

93、"1010"=>q<=31;</p><p>　　when others=>null;</p><p><b>　　end case;</b></p><p>　　end process;</p><p>　　end chu_arc;</p><p>　　LI

94、BRARY ieee ; ----分頻模塊</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity fana is</p><p>　　port(a:in integer range 0 to 312;</p><p>　　clk:in std_logic;</p><

95、;p>　　q:out std_logic);</p><p><b>　　end fana;</b></p><p>　　architecture fan_arc of fana is</p><p><b>　　begin</b></p><p>　　process(clk)</p&g

96、t;<p>　　variable b,d:std_logic;</p><p>　　variable c:integer range 0 to 312;</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1'then</p><

97、;p>　　if b='0'then</p><p><b>　　c:=a-1;</b></p><p><b>　　b:='1';</b></p><p><b>　　else</b></p><p>　　if c=1 then</p

98、><p><b>　　b:='0';</b></p><p><b>　　d:=not d;</b></p><p><b>　　else</b></p><p><b>　　c:=c-1;</b></p><p>&l

99、t;b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　q<=d;</b></p><p>　　end process;</p>

100、<p>　　end fan_arc;</p><p>　　LIBRARY ieee; -----方波模塊</p><p>　　use ieee.std_logic_1164.all;</p><p>　　entity square is</p><p>　　port(clk,clr:in std_logic;</p>

101、<p>　　q:out integer range 0 to 255);</p><p>　　end square;</p><p>　　architecture sq_arc of square is</p><p>　　signal a:bit;</p><p><b>　　begin</b></p

102、><p>　　process(clk,clr)</p><p>　　variable cnt:integer;</p><p><b>　　begin</b></p><p>　　if clr='0'then</p><p><b>　　a<='0';&

103、lt;/b></p><p>　　elsif clk'event and clk='1'then</p><p>　　if cnt<7 then</p><p>　　cnt:=cnt+1;</p><p><b>　　else</b></p><p><b

104、>　　cnt:=0;</b></p><p><b>　　a<=not a;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p>

105、<p>　　process(clk,a)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1'then</p><p>　　if a='1'then</p><p><b>　　q<=25

106、5;</b></p><p><b>　　else</b></p><p><b>　　q<=0;</b></p><p><b>　　end if;</b></p><p><b>　　end if;</b></p>&l

107、t;p>　　end process;</p><p>　　end sq_arc;</p><p>　　LIBRARY ieee;------三角波模塊</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p>

108、<p>　　entity delta is</p><p>　　port(clk,reset:in std_logic;</p><p>　　q:out std_logic_vector(7 downto 0));</p><p>　　end delta;</p><p>　　architecture delta_arc of de

109、lta is</p><p><b>　　begin</b></p><p>　　process(clk,reset)</p><p>　　variable tmp:std_logic_vector(7 downto 0);</p><p>　　variable a:std_logic;</p><p

110、><b>　　begin</b></p><p>　　if reset='0' then</p><p>　　tmp:="00000000";</p><p>　　elsif clk'event and clk='1' then</p><p>　　if

111、a='0'then</p><p>　　if tmp="11111000"then</p><p>　　tmp:="11111111";</p><p><b>　　a:='1';</b></p><p><b>　　else</b&

112、gt;</p><p>　　tmp:=tmp+8;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　if tmp="00000111"then</p><p>　　tmp:="

113、00000000";</p><p><b>　　a:='0';</b></p><p><b>　　else</b></p><p>　　tmp:=tmp-8;</p><p><b>　　end if;</b></p><p&g

114、t;<b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　q<=tmp;</b></p><p>　　end process;</p><p>　　end delta_arc;</p><p