音樂播放器課程設(shè)計(jì)報(bào)告

1、<p>　　課 程 設(shè) 計(jì) 報(bào) 告</p><p>　　課程名稱 PLD原理與應(yīng)用 </p><p>　　設(shè)計(jì)題目 　 音樂播放器 </p><p>　　專 業(yè) 通信工程 </p><p><b>　　四位搶答器&

2、lt;/b></p><p><b>　　摘 要</b></p><p>　　隨著我國(guó)經(jīng)濟(jì)和文化事業(yè)的發(fā)展，在這個(gè)競(jìng)爭(zhēng)激烈的社會(huì)中，知識(shí)競(jìng)賽、評(píng)選優(yōu)勝，選拔人才之類的活動(dòng)愈加頻繁。在很多競(jìng)爭(zhēng)場(chǎng)要求有快速公正的競(jìng)爭(zhēng)裁決，例如：證劵、股票交易及各種智力競(jìng)賽等。在現(xiàn)代社會(huì)生活中，智力競(jìng)賽更是作為一種生動(dòng)活潑的教育形式和方法能夠引起觀眾極大的興趣。但是、在競(jìng)賽中往往是多

3、個(gè)選手一起，分為幾個(gè)小組參加比賽，針對(duì)主持人提出的問題各競(jìng)賽小組進(jìn)行搶答，而搶答環(huán)節(jié)就要有一種邏輯電路搶答器作為裁判員功能、實(shí)現(xiàn)其比賽公平、公正的規(guī)則。</p><p>　　智能搶答器是一種應(yīng)用十分廣泛的設(shè)備，在各種競(jìng)賽、搶答場(chǎng)合中，它都能客觀、迅速地判別出最先獲得發(fā)言權(quán)的選手。新增了許多功能，如選手號(hào)碼顯示，搶按后的計(jì)時(shí)，選手得分顯示等功能。隨著科技的發(fā)展，現(xiàn)在的搶答器向著數(shù)字化、智能化的方向發(fā)展.</p

4、><p>　　本設(shè)計(jì)借助于QuartusⅡ軟件仿真制作了四人搶答器。通過選手按動(dòng)按鍵的先后，判定由哪位選手回答問題，并且實(shí)現(xiàn)倒計(jì)時(shí)和對(duì)選手加分的功能。本設(shè)計(jì)分為三個(gè)模塊：控制模塊、計(jì)時(shí)模塊、計(jì)分模塊，各個(gè)模塊共同作用，以實(shí)現(xiàn)整個(gè)設(shè)計(jì)的總體功能。</p><p>　　關(guān)鍵詞：QuartusⅡ，仿真，搶答器，控制模塊，計(jì)時(shí)模塊，計(jì)分模塊</p><p>　　Four-way

5、 responder</p><p><b>　　ABSTRACT</b></p><p>　　With the development of China's economic and cultural undertakings, in this competitive society, knowledge contests, selection of sup

6、erior, talents such as activities more and more frequent. In many competitive games require fast fair competition award. In the modern society life, quiz is as a kind of lively education form and the method can cause the

7、 audience interest. But, in the competition is often several players together, divided into several groups to participate in the game, against the </p><p>　　Smart responder is a kind of equipment, they are w

8、idely used in various competitions, vies to answer first, it can be objective, quickly won the voice discriminant out first. Added many features, such as the contestant number display, rob after pressing time, players sc

9、ore shows, and other functions. With the development of science and technology, now the responder toward digital, intelligent direction. </p><p>　　This design with the aid of Quartus Ⅱ software simulation pr

10、oduced four responder. Through the player has to press a button, decide which players to answer the question, and can realize the function of the countdown and the player points. This design is divided into three modules

11、: control module, timing module, scoring module, each module combination, to achieve the over all function of the whole design.</p><p>　　KEY WORDS: QuartusⅡ，Simulation ,Answer four device，Control， Timing，Sco

12、ring </p><p><b>　　目 錄</b></p><p><b>　　前　言2</b></p><p><b>　　第1章 緒論2</b></p><p>　　1.1 搶答器系統(tǒng)圖2</p><p>　　1.2 搶答器設(shè)計(jì)要求2&l

13、t;/p><p>　　1.3 基本功能2</p><p>　　第2章 模塊設(shè)計(jì)2</p><p>　　2.1 主控制模塊2</p><p>　　2.1.1 主要功能2</p><p>　　2.1.2 代碼編寫2</p><p>　　2.1.3 仿真波形及其分析2</p>&

14、lt;p><b>　　2.2計(jì)時(shí)模塊2</b></p><p>　　2.2.1 主要功能2</p><p>　　2.2.2 代碼編寫2</p><p>　　2.2.3 仿真波形及其分析2</p><p>　　2.3 計(jì)分模塊2</p><p>　　2.3.1 主要功能2</

15、p><p>　　2.3.2 代碼編寫2</p><p>　　2.3.3 仿真波形及其分析2</p><p>　　第3章 頂層電路2</p><p><b>　　3.1 電路圖2</b></p><p>　　3.2 搶答器工作原理2</p><p>　　3.2.1 各個(gè)

16、端口的含義2</p><p>　　3.2.2 操作流程及相應(yīng)波形圖2</p><p><b>　　結(jié) 論2</b></p><p><b>　　謝 辭2</b></p><p><b>　　參考文獻(xiàn)2</b></p><p><b>

17、　　前　言</b></p><p>　　關(guān)于這次設(shè)計(jì)的用于多人競(jìng)賽搶答的器件，在現(xiàn)實(shí)生活中很常見，尤其是在隨著各種智益電視節(jié)目的不斷發(fā)展，越來(lái)越多的競(jìng)賽搶答器被用在了其中，這種搶答器的好處是不僅能夠鍛煉參賽選手的反應(yīng)能力，而且能增加節(jié)目現(xiàn)場(chǎng)的緊張、活躍氣氛，讓觀眾看得更有情趣?？梢姄尨鹌髟诂F(xiàn)實(shí)生活中確實(shí)很實(shí)用，運(yùn)用前景非常廣泛。在知識(shí)競(jìng)賽中，特別是做搶答題時(shí)，在搶答過程中，為了知道哪一組或哪一位選手先

18、答題，必須要有一個(gè)系統(tǒng)來(lái)完成這個(gè)任務(wù)。對(duì)于搶答器我們大家都知道那是用于選手做搶答題時(shí)用的，選手進(jìn)行搶答，搶到題的選手來(lái)回答問題。搶答器不僅考驗(yàn)選手的反應(yīng)速度同時(shí)也要求選手具備足夠的知識(shí)面和一定的勇氣。選手們都站在同一個(gè)起跑線上，體現(xiàn)了公平公正的原則。</p><p>　　本文介紹了一種純粹用VHDL代碼編寫設(shè)計(jì)的高分辨率的4路搶答器。該搶答器為VHDL代碼編寫生成各個(gè)模塊，完成電路設(shè)計(jì)，具有分組數(shù)多、分辨率高等優(yōu)

19、點(diǎn)。該搶答器除具有基本的搶答功能外，還具有優(yōu)先能力、定時(shí)功能及復(fù)位功能。主持人通過控制開關(guān)使搶答器達(dá)到定時(shí)、復(fù)位的功能。</p><p><b>　　第1章 緒論</b></p><p><b>　　搶答器系統(tǒng)圖</b></p><p>　　圖1-1 搶答器系統(tǒng)圖</p><p>　　本設(shè)計(jì)分為三個(gè)

20、模塊：控制模塊、計(jì)時(shí)模塊、計(jì)分模塊，各個(gè)模塊共同作用，以實(shí)現(xiàn)整個(gè)設(shè)計(jì)的總體功能。</p><p>　　四人搶答器，當(dāng)裁判員宣布開始搶答時(shí)，誰(shuí)先按下他前面的控制開關(guān)，他的燈就會(huì)亮，而且這時(shí)其他人再怎么按，也就不會(huì)亮了。當(dāng)有一個(gè)指示燈亮了，就開始倒計(jì)時(shí)，到0時(shí)結(jié)束，這樣計(jì)數(shù)器開始工作就是在指示燈的指示下工作。設(shè)四個(gè)人分別為輸入端A，B，C，D；因?yàn)樗膫€(gè)輸入端在VHDL中，要求四個(gè)輸入端應(yīng)該是相等優(yōu)先級(jí)別。其次就是計(jì)時(shí)

21、器部分，當(dāng)有人開始進(jìn)入回答部分，指示燈亮，同時(shí)計(jì)時(shí)器開始工作，并要求是倒計(jì)時(shí)方式顯示出。計(jì)時(shí)器采用倒計(jì)時(shí)方式，只要給他們最初賦值，而后在每個(gè)上升沿來(lái)到減一。計(jì)數(shù)器的主要功能是管理選手分?jǐn)?shù)，并且在不加分不扣分的情況下，具有鎖存選手的分?jǐn)?shù)的功能，實(shí)現(xiàn)分?jǐn)?shù)的累加。</p><p>　　1.2 搶答器設(shè)計(jì)要求</p><p>　　實(shí)現(xiàn)4人搶答時(shí)每人的分?jǐn)?shù)累加，倒計(jì)時(shí)顯示答題時(shí)間：</p>

22、;<p>　　1個(gè)主持鍵，4個(gè)搶答鍵</p><p>　　每人設(shè)置一個(gè)搶答按鈕。</p><p>　　搶答的鍵號(hào)用一個(gè)數(shù)碼管顯示</p><p>　　主持鍵按下，4個(gè)搶答鍵才有效。</p><p>　　顯示最快搶答選手的編號(hào)。</p><p>　　當(dāng)時(shí)間到達(dá)設(shè)置的時(shí)間極限還沒人按搶答鍵，搶答停止，搶答鍵無(wú)

23、效，當(dāng)主持鍵再次按下才有效。</p><p>　　在規(guī)定的時(shí)間內(nèi)搶答鍵按下時(shí)，顯示先按下的鍵號(hào)，時(shí)間停止，搶答鍵無(wú)效；當(dāng)主持鍵再次按下才有效。</p><p>　　選手分?jǐn)?shù)預(yù)置為100分，主持人控制加分?jǐn)?shù)，每次加的都是10分。</p><p>　　必須先進(jìn)行前仿真，并打印出仿真波形, 按要求寫好設(shè)計(jì)報(bào)告。</p><p><b>　

24、　1.3 基本功能</b></p><p>　　(1) 編號(hào)分別為A、B、C、D的四個(gè)，各用一個(gè)搶答按鈕，選手A、B、C、D相對(duì)應(yīng)的按鈕編號(hào)分別為1000、0100、0010、0001。</p><p>　　(2) 主持人控制一個(gè)主持鍵，用來(lái)控制系統(tǒng)的清零和搶答。</p><p>　　(3) 數(shù)字搶答器的具有倒計(jì)時(shí)功能。主持鍵按下后，如果有選手在規(guī)定的時(shí)

25、間內(nèi)搶先按下了搶答按鈕，則該選手將有一分鐘的時(shí)間作答。選手分?jǐn)?shù)預(yù)置為100分，主持人控制加分?jǐn)?shù)，每次加的都是10分。當(dāng)定時(shí)搶答時(shí)間已到，還沒人搶答，本次搶答無(wú)效，均不加分，同時(shí)答錯(cuò)不扣分。</p><p><b>　　第2章 模塊設(shè)計(jì)</b></p><p><b>　　2.1 主控制模塊</b></p><p>　　2.

26、1.1 主要功能</p><p>　　主控制模塊的主要功能：在主持鍵(清零鍵)按下后，選手按鍵才可以應(yīng)用，分辨出選手按鍵的先后，并鎖存優(yōu)先搶答者的編號(hào)；而且使其他選手的按鍵操作無(wú)效，且主持鍵具有按下的瞬間可以清除上次鎖存的選手編號(hào)。</p><p>　　2.1.2 代碼編寫</p><p>　　LIBRARY IEEE;</p><p>　　

27、USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY QDJB IS</p><p>　　PORT (CLR:IN STD_LOGIC;--1個(gè)預(yù)值數(shù)</p><p>　　A,B,C,D:IN STD_LOGIC; --

28、1個(gè)預(yù)值數(shù)</p><p>　　BH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));--定義一個(gè)4位的代號(hào)</p><p>　　END ENTITY QDJB;</p><p>　　ARCHITECTURE ART OF QDJB IS</p><p>　　SIGNAL CLK1,CLK2,CLK3,CLK4,T:

29、STD_LOGIC;--定義4個(gè)信號(hào)</p><p><b>　　BEGIN</b></p><p>　　--初始狀態(tài)CLR=1, A1,B1,C1,D1全為0, T=1</p><p>　　T<=CLR AND (NOT BH(3)) AND(NOT BH(2))AND(NOT BH(1))AND(NOT BH(0));--當(dāng)CLR為0

30、時(shí)T為0; 當(dāng)在CLR由0變?yōu)?的瞬間,BH為0000,此時(shí)時(shí)間T為1.實(shí)現(xiàn)了主持鍵按下后,四個(gè)選手按鍵才有效.</p><p>　　CLK1<=A AND T;-- CLK1<= A =0-- A和T同時(shí)為高電平時(shí)，CLK1為1</p><p>　　CLK2<=B AND T; -- CLK2<= B =0-- B和T同時(shí)為高電平時(shí)，CLK2為1</p>

31、;<p>　　CLK3<=C AND T; -- CLK3<= C =0-- C和T同時(shí)為高電平時(shí)，CLK3為1</p><p>　　CLK4<=D AND T; -- CLK4<= D =0-- D和T同時(shí)為高電平時(shí)，CLK4為1</p><p>　　PROCESS (CLK1,A,CLR) IS</p><p>　　--選手

32、按下鍵后, CLK產(chǎn)生上升沿,輸出al<=’1’;</p><p>　　--使得T 變?yōu)?,所有的CLK變?yōu)?,不能接受其他選手的按鍵 </p><p><b>　　BEGIN </b></p&

33、gt;<p>　　IF CLR='0' THEN BH(3)<='0';--當(dāng)CLR清零時(shí), BH(3)賦值為0.實(shí)現(xiàn)CLR清零時(shí)BH變?yōu)?000.</p><p>　　ELSIF CLK1'EVENT AND CLK1='1' THEN--CLR與CLK1同時(shí)為1時(shí)</p><p>　　IF(A='1&#

34、39;) THEN BH(3)<='1';--當(dāng)A='1'時(shí)，BH(3)被賦值為'1'，證明鎖存住選手A的編碼</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</

35、p><p>　　PROCESS (CLK2,B,CLR) IS</p><p><b>　　BEGIN </b></p><p>　　IF CLR='0' THEN BH(2)<='0';</p><p>　　ELSIF CLK2'EVENT AND CLK2='1

36、9; THEN</p><p>　　IF(B='1') THEN BH(2)<='1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p>

37、<p>　　PROCESS (CLK3,C,CLR) IS</p><p><b>　　BEGIN </b></p><p>　　IF CLR='0' THEN BH(1)<='0';</p><p>　　ELSIF CLK3'EVENT AND CLK3='1' THEN

38、</p><p>　　IF(C='1') THEN BH(1)<='1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p&g

39、t;　　PROCESS (CLK4,D,CLR) IS</p><p><b>　　BEGIN </b></p><p>　　IF CLR='0' THEN BH(0)<='0';</p><p>　　ELSIF CLK4'EVENT AND CLK4='1' THEN</p&

40、gt;<p>　　IF(D='1') THEN BH(0)<='1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END

41、 ARCHITECTURE ART;</p><p>　　圖2-1 主控制部分電路圖的封裝圖</p><p>　　2.1.3 仿真波形及其分析</p><p>　　圖2-2 主控制部分仿真波形</p><p>　　該電路有四個(gè)輸入和一個(gè)輸出：CLR為清零端(主持鍵)，在新一輪搶答之前給它一段時(shí)間高電平，只有當(dāng)CLR為0(按下時(shí)為0)時(shí)，該端發(fā)

42、揮清零功能，而為1時(shí)輸出值只和A、B、C、D四位選手的按鍵情況有關(guān)；當(dāng)清零以后，根據(jù)A、B、C、D四位選手的搶答情況，BH為四個(gè)選手的搶答端口的現(xiàn)實(shí)端.當(dāng)有選手搶先按下按鍵時(shí)，BH端口輸出該選手的號(hào)碼，由波形圖和編寫的程序可知A、B、C、D搶到時(shí)BH輸出值分別是1000、0100、0010、0001。</p><p>　　例如圖2-2所示，當(dāng)主持鍵CLR第一次按下后, A、B、C、D四位選手中A選手搶在其他選手前

43、按鍵,摒棄了其他三位的操作, BH顯示A選手的編號(hào),在主持鍵CLR再次按下時(shí), BH變?yōu)槌踔?000,為下次選手按鍵作準(zhǔn)備。</p><p><b>　　2.2計(jì)時(shí)模塊</b></p><p>　　2.2.1 主要功能</p><p>　　當(dāng)有主持鍵按下時(shí)，60s搶答倒計(jì)時(shí)開始，當(dāng)顯示00s時(shí)表示60s答題時(shí)間已到。當(dāng)下次搶答時(shí)計(jì)時(shí)器重置為60

44、。</p><p>　　2.2.2 代碼編寫</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity JSQ is</p&g

45、t;<p>　　port(CLR,CLK:in std_logic;--2個(gè)預(yù)值數(shù)</p><p>　　QA,QB:out std_logic_vector(3 downto 0));--定義個(gè)位，十位為4位二進(jìn)制數(shù)的數(shù)值輸出</p><p>　　end entity JSQ;</p><p>　　architecture ART of JSQ is&

46、lt;/p><p>　　signal DA,DB:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　process(CLR,CLK)</p><p>　　variable TMPA,TMPB:std_logic_vector(3 downto 0)

47、;</p><p><b>　　begin</b></p><p>　　if(CLR='0')then TMPA:="0000";TMPB:="0110";--當(dāng)主持鍵按下，時(shí)間數(shù)的個(gè)位置0，十位置6</p><p>　　elsif CLK'EVENT and CLK='1

48、' then—測(cè)試是中時(shí)鐘上升沿</p><p>　　if TMPA="0000" then TMPA:="1001";--當(dāng)個(gè)位為0時(shí)，借位，重設(shè)個(gè)位值為9</p><p>　　if TMPB="0000" then TMPB:="0110";--當(dāng)十位為0時(shí)，重設(shè)十位值為6</p>&

49、lt;p>　　else TMPB:=TMPB-1;--否則QB在上升沿處開始計(jì)數(shù)</p><p><b>　　end if;</b></p><p>　　else TMPA:=TMPA-1; --否則QA在上升沿處開始計(jì)數(shù)</p><p><b>　　end if;</b></p><p>&

50、lt;b>　　end if;</b></p><p>　　QA<=TMPA;QB<=TMPB;-- TMPA賦值給QA; TMPB賦值給QB</p><p>　　end process;</p><p>　　end architecture ART;</p><p>　　圖2-3 計(jì)時(shí)部分封裝電路圖</p&

51、gt;<p>　　2.2.3 仿真波形及其分析 </p><p>　　圖2-4 計(jì)時(shí)部分波形圖</p><p>　　該部分主要是由vhdl編寫模60計(jì)數(shù)器，由一個(gè)系統(tǒng)時(shí)鐘信號(hào)clk，一個(gè)系統(tǒng)清零信號(hào)clr來(lái)控制倒計(jì)時(shí)個(gè)位QA，十位QB的顯示。且清零信號(hào)低電平有效。清零鍵按下瞬間（clr由0變?yōu)?），倒計(jì)時(shí)個(gè)位QA，十位QB開始計(jì)數(shù)。</p><p>　

52、　例如圖2-4所示，在清零鍵按下后，倒計(jì)時(shí)的個(gè)位QA賦值為0，十位QB賦值為6，隨著時(shí)間的流逝，計(jì)數(shù)值遞減。</p><p><b>　　2.3 計(jì)分模塊</b></p><p>　　2.3.1 主要功能</p><p>　　該部分的主要功能是管理選手分?jǐn)?shù)，并且在不加分不扣分的情況下，具有鎖存選手的分?jǐn)?shù)的功能，實(shí)現(xiàn)分?jǐn)?shù)的累加。使四位選手在開始時(shí)

53、的分?jǐn)?shù)預(yù)置成100分，答對(duì)一次加10分，最高累加到990分。</p><p>　　2.3.2 代碼編寫</p><p>　　library ieee;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><

54、;p>　　entity JFQ is</p><p>　　port(RST,ADD:in std_logic;</p><p>　　BH:in std_logic_vector(3 downto 0);</p><p>　　AA2,AA1,AA0,BB2,BB1,BB0:out std_logic_vector(3 downto 0);</p>

55、<p>　　CC2,CC1,CC0,DD2,DD1,DD0:out std_logic_vector(3 downto 0));</p><p>　　end entity JFQ;</p><p>　　architecture ART of JFQ is</p><p><b>　　begin</b></p><p

56、>　　process(ADD,RST,BH)</p><p>　　variable A2,A1:std_logic_vector(3 downto 0);</p><p>　　variable B2,B1:std_logic_vector(3 downto 0);</p><p>　　variable C2,C1:std_logic_vector(3 down

57、to 0);</p><p>　　variable D2,D1:std_logic_vector(3 downto 0);</p><p><b>　　begin</b></p><p>　　if RST='0' then</p><p>　　A2:="0001";A1:="

58、0000";</p><p>　　B2:="0001";B1:="0000";</p><p>　　C2:="0001";C1:="0000";</p><p>　　D2:="0001";D1:="0000";</p>&l

59、t;p>　　elsif(ADD'EVENT and ADD='1')then—當(dāng)計(jì)分復(fù)位端RST為1且加分按鈕端ADD為1時(shí)</p><p>　　if(BH="1000")then</p><p>　　if A1="1001" then A1:="0000";--當(dāng)A1為9時(shí)，進(jìn)位，A1變?yōu)?<

60、/p><p>　　if A2="1001" then A2:="0000";--當(dāng)A2為9時(shí)， A2變?yōu)?</p><p>　　else A2:=A2+'1';end if;--其它情況下A2逐次加1</p><p>　　else A1:=A1+'1'; --其它情況下A1逐次加1</p>

61、;<p><b>　　end if;</b></p><p>　　elsif(BH="0100")then</p><p>　　if B1="1001" then B1:="0000";</p><p>　　if B2="1001" then B2:=

62、"0000";</p><p>　　else B2:=B2+'1';end if;</p><p>　　else B1:=B1+'1';</p><p><b>　　end if;</b></p><p>　　elsif(BH="0010")then

63、</p><p>　　if C1="1001" then C1:="0000";</p><p>　　if C2="1001" then C2:="0000";</p><p>　　else C2:=C2+'1';end if;</p><p>　

64、　else C1:=C1+'1';</p><p><b>　　end if;</b></p><p>　　elsif(BH="0001")then</p><p>　　if D1="1001" then D1:="0000";</p><p>

65、　　if D2="1001" then D2:="0000";</p><p>　　else D2:=D2+'1';end if;</p><p>　　else D1:=D1+'1';</p><p><b>　　end if;</b></p><p&g

66、t;<b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　AA2<=A2;AA1<=A1;AA0<="0000";</p><p>　　BB2<=B2;BB1<=B1;BB0<="0000";&

67、lt;/p><p>　　CC2<=C2;CC1<=C1;CC0<="0000";</p><p>　　DD2<=D2;DD1<=D1;DD0<="0000";</p><p>　　end process;</p><p>　　end architecture ART; &

68、lt;/p><p>　　圖2-5計(jì)分部分封裝電路圖</p><p>　　2.3.3 仿真波形及其分析</p><p>　　圖2-6 計(jì)分部分波形圖</p><p>　　該部分主要實(shí)現(xiàn)對(duì)相應(yīng)選手加分。運(yùn)用VHDL代碼編寫程序，實(shí)現(xiàn)了所需求的功能。</p><p>　　其中，RST是計(jì)分復(fù)位端，ADD是加分按鈕端，實(shí)現(xiàn)選手的加

69、分。BH是選手選擇鍵，顯示率先搶答到的選手的編號(hào)。比賽開始時(shí)，計(jì)分復(fù)位端RST低電平復(fù)位，使四位選手的分?jǐn)?shù)置為100。當(dāng)ADD由0變?yōu)?時(shí)，而且某位選手搶到該機(jī)會(huì)，實(shí)現(xiàn)對(duì)該選手的加分。某位選手搶到機(jī)會(huì)后并加分時(shí)，其他選手分?jǐn)?shù)保持不變。仿真波形圖如上。</p><p>　　例如圖2-6 計(jì)分部分波形圖，計(jì)分復(fù)位端RST復(fù)位后，當(dāng)選手選擇鍵BH為1000，證明選中了A選手，而當(dāng)加分按鈕端ADD來(lái)一個(gè)高電平時(shí)，即實(shí)現(xiàn)給

70、A選手加10分，而其他選手的分?jǐn)?shù)保持不變。</p><p><b>　　第3章 頂層電路</b></p><p><b>　　3.1 電路圖</b></p><p>　　圖3-1搶答器總體設(shè)計(jì)圖</p><p>　　圖3-2搶答器總體設(shè)計(jì)封裝圖</p><p>　　通過選手按

71、動(dòng)按鍵的先后，判定由哪位選手回答問題，并且實(shí)現(xiàn)倒計(jì)時(shí)和對(duì)選手加分的功能。本設(shè)計(jì)分為三個(gè)模塊：控制模塊、計(jì)時(shí)模塊、計(jì)分模塊，各個(gè)模塊共同作用，以實(shí)現(xiàn)整個(gè)設(shè)計(jì)的總體功能。</p><p>　　3.2 搶答器工作原理</p><p>　　3.2.1 各個(gè)端口的含義</p><p>　　RST是計(jì)分復(fù)位端；ADD是加分按鈕端，高電平時(shí)實(shí)現(xiàn)選手的加分；BH是選手選擇鍵，顯示某

72、個(gè)選手搶答到；A、B、C、D是四人搶答端口，高電平有效；START表示搶答開始；SH是60s倒計(jì)時(shí)；AH、AM、 AL是選手A得分輸出;BH、BM、BL是B選手得分輸出;CH、CM、CL是C選手得分輸出;DH、DM、DL是D選手得分輸出。</p><p>　　3.2.2 操作流程及相應(yīng)波形圖</p><p>　　首先，開始時(shí)鐘端clk、復(fù)位端rst，其中四位選手初始分?jǐn)?shù)均為0分，start

73、此時(shí)一直為高電平，當(dāng)開始搶答時(shí)start變?yōu)榈碗娖剑瑯?biāo)志搶答開始，abcd四位選手開始搶答，當(dāng)某位選手搶到后，60s倒計(jì)時(shí)開始，在這段時(shí)間內(nèi)若選手答對(duì)，addk變?yōu)楦唠娖?，該選手加10分，達(dá)到90分后若繼續(xù)累加，向高位進(jìn)位。倘若start變?yōu)?開始搶答，但在60秒倒計(jì)時(shí)內(nèi)無(wú)人搶答，各位選手分?jǐn)?shù)不變。若某位選手搶到機(jī)會(huì)，但是在60秒倒計(jì)時(shí)內(nèi)不能回答正確，此時(shí)addk始終為0，不加分。其工作波形圖如下：</p><p&g

74、t;　　圖3-3搶答加分波形圖</p><p>　　對(duì)于四人搶答器，四個(gè)選手在電路中的起始控制作用是一樣的。當(dāng)裁判員宣布開始搶答時(shí)，誰(shuí)先按下控制開關(guān)，他的燈就亮，而且其他人再怎么按，也不會(huì)亮了。說明每個(gè)人對(duì)其他人都有先發(fā)制人的作用，即每個(gè)人都在時(shí)間控制下，能鎖存住其他選手的功能。當(dāng)有一個(gè)指示燈亮，就開始從60開始倒計(jì)時(shí)，到0時(shí)結(jié)束，這樣計(jì)數(shù)器開始工作就是在指示燈的指示下工作。設(shè)四個(gè)人為輸入端A，B，C，D；因?yàn)樗?/p>

75、個(gè)輸入端在VHDL中，要求四個(gè)輸入端應(yīng)該是相等優(yōu)先級(jí)別，但只要有一個(gè)輸入端接入高電平時(shí)，就給其他信號(hào)一個(gè)反饋，使得他們的輸入無(wú)效，及他們對(duì)應(yīng)的指示燈不亮；所以我們可以也并行語(yǔ)句，讓它們分為四個(gè)進(jìn)程（process）同時(shí)也要求每個(gè)進(jìn)程中都有反饋信號(hào)傳給其他進(jìn)程語(yǔ)句中，這樣就可以完成搶答器基礎(chǔ)部分了。其次就是計(jì)時(shí)器部分，當(dāng)有人開始進(jìn)入回答部分，指示燈亮，同時(shí)計(jì)時(shí)器開始工作，并要求是倒計(jì)時(shí)方式顯示出。通過這些消息我們可知，指示燈即是計(jì)時(shí)器開始

76、倒計(jì)時(shí)的信號(hào)這樣就基本上完成了設(shè)計(jì)，計(jì)時(shí)器采用倒計(jì)時(shí)方式，實(shí)現(xiàn)方式也很簡(jiǎn)單，只要給他們最初賦值為60，而后在每個(gè)上升沿來(lái)到減一。計(jì)數(shù)器的主要功能是管理選手分?jǐn)?shù)，并且在不加分不扣分的情況下，具有鎖存</p><p><b>　　結(jié) 論</b></p><p>　　這次的課程設(shè)計(jì)，讓我受到了很大的挑戰(zhàn)，從原來(lái)基礎(chǔ)薄弱，通過對(duì)知識(shí)的理解，對(duì)器件的仿真論證，使我更加了解了VH

77、DL設(shè)計(jì)的流程和原理。通過這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)和實(shí)踐結(jié)合在一起，從理論中得出結(jié)論，進(jìn)而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力，提高計(jì)算能力，繪圖能力，熟悉了規(guī)范和標(biāo)準(zhǔn)，在設(shè)計(jì)的過程中，遇到了各種各樣的問題，同時(shí)在設(shè)計(jì)的過程中發(fā)現(xiàn)了自己的不足之處，對(duì)以前所學(xué)的知識(shí)理解得不夠深刻，掌握得不夠牢固。經(jīng)過此次的課程設(shè)計(jì)，不僅檢驗(yàn)了我所學(xué)習(xí)的知識(shí)，也培養(yǎng)了我的學(xué)習(xí)興趣。&

78、lt;/p><p>　　課設(shè)時(shí)分析了好多程序，分析設(shè)計(jì)了很多才選出想要的組合，通過仿真、實(shí)驗(yàn)，最終達(dá)到了設(shè)計(jì)的指標(biāo)，實(shí)現(xiàn)了四人搶答，包括搶答部分，答題倒計(jì)時(shí)，主持人加分等。由于本搶答器牽涉知識(shí)面廣，再加上時(shí)間的倉(cāng)促，水平的不足，系統(tǒng)中難免有漏洞和不足之處，可以在原基礎(chǔ)上加上報(bào)警模塊。</p><p>　　課程設(shè)計(jì)是我們專業(yè)課程知識(shí)綜合應(yīng)用的時(shí)間鍛煉，也是我們邁向社會(huì)，從事職業(yè)工作前一個(gè)必不可少

79、的過程，認(rèn)真的進(jìn)行課程設(shè)計(jì)，學(xué)會(huì)腳踏實(shí)地邁開這一步，就是為明天能穩(wěn)健地在社會(huì)大潮中奔跑打下堅(jiān)實(shí)的基礎(chǔ)。在此我要感謝對(duì)我?guī)椭娜?，還要感謝老師對(duì)我的細(xì)心指導(dǎo)，讓我受益匪淺。</p><p><b>　　謝 辭</b></p><p>　　通過本次設(shè)計(jì)，我深刻體會(huì)到學(xué)術(shù)研究的嚴(yán)謹(jǐn)性、規(guī)范性，掌握了基本的研究方法，逐漸形成了較強(qiáng)的自主學(xué)習(xí)能力。通過這次畢業(yè)設(shè)計(jì)，我也發(fā)現(xiàn)自己

80、的很多不足之處。在設(shè)計(jì)過程中我發(fā)現(xiàn)自己考慮問題很不全面，自己的專業(yè)知識(shí)掌握的很不牢固，所掌握的電路應(yīng)用軟件還不夠多，我希望自己的這些不足之處能在今后的工作和學(xué)習(xí)中得到改善。</p><p>　　總之，通過這次課程設(shè)計(jì)，我認(rèn)識(shí)到額自己的不足，并且收獲了很多。</p><p>　　本設(shè)計(jì)的順利完成，離不開各位老師、同學(xué)、朋友的支持、幫助。大家多次進(jìn)行設(shè)計(jì)難題的討論與分析，這樣為本設(shè)計(jì)的進(jìn)一步完

81、善提供了幫助。在此，向老師、同學(xué)表示感謝。挫折是一份財(cái)富，經(jīng)歷是一份擁有。這次課程設(shè)計(jì)必將成為我人生旅途上一個(gè)非常美好的回憶！</p><p><b>　　參考文獻(xiàn)</b></p><p>　　歐陽(yáng)星明. 數(shù)字邏輯. 北京: 華中科技大學(xué)出版社, 2009</p><p>　　鄒紅文. 數(shù)字邏輯實(shí)驗(yàn)指導(dǎo). 洛陽(yáng): 洛陽(yáng)理工學(xué)院出版社, 2011