數(shù)字集成電路課程設(shè)計報告-4bits超前進位加法器

1、<p>　　數(shù)字集成電路課程設(shè)計報告</p><p>　　設(shè)計題目： 4bits 超前進位加法器 </p><p>　　班級： </p><p>　　專業(yè)： </p><p>　　姓名： </p><p>　　學(xué)號：

2、 </p><p>　　組名： </p><p>　　指導(dǎo)老師： </p><p>　　教師評分： </p><p>　　日期： </p><p><b>　　目 錄</b></p>

3、<p>　　第1章概述- 3 -</p><p>　　1.1 課程設(shè)計目的- 3 -</p><p>　　1.2 課程設(shè)計的主要內(nèi)容- 3 -</p><p>　　1.2.1 設(shè)計題目- 3 -</p><p>　　1.2.2 設(shè)計內(nèi)容- 4 -</p><p>　　第2章功能分析及邏輯分析

4、- 4 -</p><p>　　2.1 功能分析- 4 -</p><p>　　2.2推薦工作條件- 4 -</p><p>　　2.3電性能- 5 -</p><p>　　2.4交流（開關(guān)）特性- 6 -</p><p>　　2.5真值表- 6 -</p><p>　　2.6表達式

5、- 7 -</p><p>　　2.7電路圖- 7 -</p><p>　　第3章電路設(shè)計及器件參數(shù)設(shè)計- 8 -</p><p>　　3.1性能指標：- 8 -</p><p>　　3.2模塊劃分- 8 -</p><p>　　3.2.1輸出級電路設(shè)計- 8 -</p><p>

6、　　3.2.2內(nèi)部反相器- 8 -</p><p>　　3.2.3內(nèi)部電路等效- 9 -</p><p>　　3.2.4輸入級電路- 9 -</p><p>　　3.2.5中間緩沖級電路- 10 -</p><p>　　3.2.6輸出緩沖級電路- 10 -</p><p>　　3.2.7輸入、輸出保護電路-

7、 10 -</p><p>　　3.3本章小結(jié)- 10 -</p><p>　　第4章功耗估算與延時- 11 -</p><p>　　4.1電容估算- 11 -</p><p>　　4.2功耗估算- 11 -</p><p>　　4.3延時估算- 12 -</p><p>　　4.4

8、本章小結(jié)- 12 -</p><p>　　第5章電路模擬與仿真- 13 -</p><p>　　5.1電路搭建- 13 -</p><p>　　5.1.1建立新庫- 13 -</p><p>　　5.1.2建立schematic view- 13 -</p><p>　　5.1.3建立symbol- 13

9、 -</p><p>　　5.1.4建立總體電路schematic view- 14 -</p><p>　　5.1.5建立總體symbol- 14 -</p><p>　　5.1.6測試電路- 15 -</p><p>　　5.2功能仿真- 15 -</p><p>　　5.3功耗仿真- 15 -</

10、p><p>　　5.4仿真結(jié)果分析- 16 -</p><p>　　5.5本章小結(jié)- 16 -</p><p>　　第6章版圖設(shè)計- 16 -</p><p>　　6.1原理- 16 -</p><p>　　6.2反相器版圖- 17 -</p><p>　　6.2.1 layout vi

11、ew的建立- 17 -</p><p>　　6.2.2添加器件- 18 -</p><p>　　6.2.3互連，實現(xiàn)反相器功能- 18 -</p><p>　　6.3輸入級- 19 -</p><p>　　6.4輸出級- 19 -</p><p>　　6.5輸出緩沖- 19 -</p><

12、;p>　　6.6異或門- 20 -</p><p>　　6.7或非門- 20 -</p><p>　　6.8與門- 20 -</p><p>　　6.9整體版圖- 21 -</p><p>　　6.10本章小結(jié)- 21 -</p><p>　　總體心得- 22 -</p><p&g

13、t;　　對課程內(nèi)容的建議- 22 -</p><p>　　對指導(dǎo)老師的建議- 22 -</p><p><b>　　附錄- 23 -</b></p><p>　　附錄1仿真圖- 23 -</p><p>　　附錄2 DATA SHEET- 23 -</p><p><b>　　

14、概述</b></p><p>　　1.1 課程設(shè)計目的</p><p>　　綜合應(yīng)用已掌握的知識 </p><p>　　熟悉集成電路設(shè)計流程 </p><p>　　熟悉集成電路設(shè)計主流工具 </p><p>　　強化學(xué)生的實際動手能力 </p><p>　　培養(yǎng)學(xué)生的工程意識和系統(tǒng)觀

15、念 </p><p>　　培養(yǎng)學(xué)生的團隊協(xié)作能力</p><p>　　1.2 課程設(shè)計的主要內(nèi)容</p><p>　　1.2.1 設(shè)計題目</p><p>　　4bits超前進位加法器全定制設(shè)計</p><p>　　1.2.2 設(shè)計要求</p><p>　　整個電路的延時小于2ns</p&

16、gt;<p>　　整個電路的總功耗小于50mw</p><p>　　1.2.3 設(shè)計內(nèi)容</p><p>　　功能分析及邏輯分析 </p><p>　　電路設(shè)計及器件參數(shù)設(shè)計 </p><p><b>　　估算功耗與延時</b></p><p><b>　　電路模擬與仿真&

17、lt;/b></p><p><b>　　版圖設(shè)計</b></p><p>　　版圖數(shù)據(jù)提交及考核，課程設(shè)計總結(jié)</p><p><b>　　功能分析及邏輯分析</b></p><p><b>　　2.1 功能分析</b></p><p>　　74

18、283為4為超前進位加法器，不同于普通串行進位加法器由低到高逐級進位，超前進位加法器所有位數(shù)的進位大多數(shù)情況下同時產(chǎn)生，運算速度快，電路結(jié)構(gòu)復(fù)雜。其管腳圖如下：</p><p><b>　　圖2-1</b></p><p>　　2.2推薦工作條件（根據(jù)SMIC 0.18工藝進行修改）</p><p>　　表2-1 SMIC 0.18工藝工作條

19、件</p><p>　　2.3直流特性（根據(jù)SMIC 0.18工藝進行修改）</p><p>　　表2-2 SMIC 0.18直流特性</p><p>　　2.4交流（開關(guān)）特性（根據(jù)SMIC 0.18工藝進行修改）（1.8,2）</p><p><b>　　表2-3</b></p><p>&l

20、t;b>　　2.5真值表</b></p><p><b>　　表2-4</b></p><p><b>　　2.6表達式</b></p><p>　　定義兩個中間變量Gi和Pi： </p><p><b>　　所以： </b></p><

21、p>　　進而可得各位進位信號的羅輯表達如下</p><p><b>　　2.7電路原理圖</b></p><p>　?。ㄔ碚f明分析 書上。。。）</p><p><b>　　圖2-2</b></p><p>　　電路設(shè)計及器件參數(shù)設(shè)計</p><p><b>

22、;　　3.1性能指標：</b></p><p>　　可驅(qū)動10個LSTTL電路（相對于15PF電容負載）;</p><p>　　對于VDD=5V，VOH=4.6V，VOL=0.4V;</p><p>　　tTLH/tTHL=10ns;</p><p>　　tTLH/tTHL(Ai,Bi,CiSi)=30ns;</p>

23、<p>　　tTLH/tTHL(Ai,Bi,CiCo)=24ns;</p><p>　　Pdis<200mW，fwork=15MHz。</p><p><b>　　3.2模塊劃分</b></p><p>　　根據(jù)電路原理，可以將加法器的電路分為六級：輸入級、內(nèi)部反相器、中間緩沖級、內(nèi)部邏輯門、輸出級和輸出緩沖級。</p&

24、gt;<p>　　3.2.1輸出級電路設(shè)計</p><p>　　算出電流I=7.5mA</p><p>　　Wn=43u,Ln=1u</p><p>　　Wp=92u，Lp=1u</p><p>　　3.2.2內(nèi)部反相器</p><p><b>　　其中 </b></p>

25、;<p>　　Tr=Tf=1ns，為負載電容</p><p>　　一般來說，內(nèi)部反相器的負載由三個部分電容構(gòu)成，分別是：</p><p>　　本級漏極的PN結(jié)電容Cpn</p><p><b>　　下級的柵電容Cg</b></p><p><b>　　連線雜散電容Cs</b></

26、p><p>　　Cj是單位面積的結(jié)電容，Cjsw是單位長度的周邊電容，b為有源區(qū)寬度，這里取3.5um。</p><p>　　CPN=(1.916X10-9Wn+1.650X10-15)+(2.376X10-9Wp+1.4X10-15)</p><p>　　Cg=(Wn+Wp)·L·Cox= 291.6 pf</p><p>

27、　　這里的Wn和Wp近似取輸出級的Wn和Wp的值</p><p>　　一般情況下，連線雜散電容遠小于柵電容，故本次設(shè)計忽略Cs的影響</p><p>　　綜合上述三部分的電容量，可以得到內(nèi)部反相器的負載</p><p>　　CL=CPN+Cg=(1.916X10-9Wn+2.376X10-9Wp+295X10-15)F</p><p>　　由

28、于tr=tf，由公式可近似認為</p><p>　　故CL=(6.3X10-9Wn+392X10-15)F</p><p>　　由tr=tf=1ns，可得Wn=2.14um，取Wn=2.5um，則Wp=5u</p><p>　　3.2.3內(nèi)部電路等效</p><p>　　內(nèi)部邏輯門的設(shè)計采用與非門的等效反相器設(shè)計，也就是根據(jù)晶體管的串并聯(lián)關(guān)系

29、，再根據(jù)等效反相器中相應(yīng)晶體管的尺寸，直接獲得與非門的各晶體管的尺寸的方法。</p><p>　　以兩輸入與非門為例：</p><p><b>　　P管的W/L的計算</b></p><p>　　將兩輸入與非門的兩個并聯(lián)P管等效為內(nèi)部反相器的P管，為保證在只有一個PMOS管導(dǎo)通的情況下，仍能獲得所需要的上升時間，要求各PMOS管的寬長比與反相器

30、中的PMOS管相同，即Wp=5um</p><p><b>　　N管的W/L的計算</b></p><p>　　考慮到N管的串聯(lián)結(jié)構(gòu)，為保持下降時間不變，各N管的等效電阻必須縮小2倍，也就是它們的寬長比必須是反相器中的管的寬長比的2倍，即Wn=5um</p><p>　　同理可得其他門的管子的尺寸。</p><p>　　

31、3.2.4輸入級電路</p><p>　　提拉管PM1的(W/L)的計算</p><p>　　為了節(jié)省面積，同時又能使較快上升，取(W/L)=3，此處的L=1um，即W=3um。</p><p>　　CMOS反相器PM0管(W/L)的計算</p><p>　　這個管的(W/L)可以參考內(nèi)部反相器的計算過程，這里取(W/L)=5um/1um。&

32、lt;/p><p>　　CMOS反相器N管(W/L)的計算</p><p>　　由于要與兼容，而的輸出電平在0.4V到2.4V之間，因此要選取反相器的轉(zhuǎn)換電平為</p><p>　　另外，由半導(dǎo)體器件物理知識可知：</p><p>　　算出 W/L=55um</p><p>　　3.2.5中間緩沖級電路&l

33、t;/p><p>　　在輸入級中有9個信號端，經(jīng)過一級與非門與或門后，用于驅(qū)動多個門電路，故需要加入緩沖級，使其驅(qū)動能力增加，驅(qū)動門數(shù)少的不用加緩沖級。</p><p>　　緩沖級的P、N管尺寸由級間比值（相鄰級間的MOS管寬度增加的倍數(shù)來決定。為使功耗或尺寸最佳，級間比一般取2到10。通常由N來表示，N為扇出系數(shù)，物理定義式為：</p><p>　　本次設(shè)計中，前級等

34、效反相器柵的面積為內(nèi)部反相器的P、N管的柵面積總和。下級柵的面積取與其相連的所有P、N管柵面積總和?？梢缘弥?，在電路圖中從左往右：</p><p>　　N1=5 Wn=6u Wp=12u；N2=5.67 Wn=6u Wp=12u；</p><p>　　N3=5 Wn=6u Wp=12u；N4=4.67 Wn=5.5u Wp=11u；</p><p>　　N5=7 W

35、n=7u Wp=14u；N6=3.67 Wn=5u Wp=10u；</p><p>　　N7=7 Wn=7u Wp=14u；N9=5 Wn=6u Wp=12u；</p><p><b>　　第八級扇出較小。</b></p><p>　　3.2.6輸出緩沖級電路</p><p>　　由于輸出級要驅(qū)動TTL電路，故輸出級部分

36、要在輸出級前加入一級緩沖級電路。</p><p>　　如圖所示，將與輸出級的異或門和或非門等效為一個反相器，與中間級緩沖級電路計算相類似，可以算得緩沖級N、P管的尺寸。</p><p>　　N=(43+92)/(2.5+5)=18 (W/L)n=11u (W/L)p=22u </p><p>　　3.2.7輸入、輸出保護電路</p><p

37、>　　因為MOS器件的柵極有極高的絕緣電阻，當柵極處于浮置狀態(tài)時，由于某種原因，感應(yīng)的電荷無法很快地泄放掉。而MOS器件的柵氧化層極薄，這些感應(yīng)的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。該電場強度如果超過柵氧化層的集成極限，則發(fā)生柵擊穿，使MOS器件失效，因此要設(shè)置保護電路。</p><p>　　保護電路，采用標準形式，可從工藝文件中直接調(diào)用標準焊盤電路。</p><p>

38、<b>　　3.3本章小結(jié)</b></p><p>　　通過本次實驗，我了解了集成電路設(shè)計時候的電路劃分，了解了在不同位置需要有什么樣的管子，如輸入輸出要有保護電路，驅(qū)動較大的負載需要設(shè)計較大尺寸的管子。同時我還掌握了不同管子的尺寸的計算方法，以及電容的計算方法。</p><p><b>　　功耗估算與延時</b></p><

39、p><b>　　4.1電容估算</b></p><p><b>　　第一級負載電容：</b></p><p>　　=(412x55+559x5)x35+237x(2x55+2x3.5)+208x(2x5+2x3.5)</p><p><b>　　=0.12pf</b></p>&l

40、t;p>　　=(5+2.5+3)x1x2.16x10-3=0.023pf</p><p>　　所以CL1=CPN+Cg=0.143pf</p><p><b>　　同理可以計算：</b></p><p><b>　　輸入緩沖級</b></p><p>　　CPN=0.02pf(最小尺寸反相器

41、的CPN)Cg=0.049pf</p><p>　　輸入端兩輸入與非門,或非門輸出端</p><p>　　CPN=0.032pfCg(最小尺寸反相器的Cg)=0.016pf</p><p>　　中間反相器(設(shè)計的所有緩沖級尺寸相當計算時取Wn=7u Wp=14u)</p><p>　　CPN=0.02pfCg=0.045pf<

42、/p><p><b>　　中間緩沖級</b></p><p>　　CPN=0.049pfCg=0.027pf</p><p><b>　　中間與門輸入端</b></p><p>　　CPN=0.02pfCgn=0.0054pfCgp(單管)=0.011pf</p><p&

43、gt;　　與門輸出端，或非門輸入端</p><p>　　CPN(最壞情況)=0.069pfCgn=0.0054pfCgp(單管)=0.011pf</p><p><b>　　或非門輸出端</b></p><p>　　CPN(最壞情況)=0.057pfCg=0.049pf</p><p><b>　　異或

44、門輸出端</b></p><p>　　CPN(Z0-Z3)=0.0038pfCPN(Co)=0.0069pfCg=0.071pf</p><p><b>　　輸出緩沖級</b></p><p>　　CPN=0.078pfCg=0.29pf</p><p><b>　　輸出級</b>

45、;</p><p>　　CPN=0.122pfCL=15pf</p><p><b>　　4.2功耗估算</b></p><p>　　在電路工作的時候AiBi八個輸入端到中間緩沖級前面的電容相同，所以計算時候只要求一個輸入的電容然后乘以八倍，Ci輸入端的電容另外計算；中間的緩沖級及接下來的一級由于邏輯門的種類比較多，計算電容時，N管的Cg一

46、樣，P管先算最小尺寸的Cg，然后再乘以扇入數(shù)；輸出緩沖的前一級的根據(jù)輸出和或者進位分別計算。</p><p>　　根據(jù)以上分析可以得出功耗總電容 </p><p>　　CL總=88.852pf</p><p><b>　　動態(tài)功耗計算公式：</b></p><p>　　對于Vdd=5V，f=15MHz的信號，總功耗為：

47、</p><p><b>　　=33.3mW</b></p><p>　　功耗小于200mW，滿足設(shè)計要求</p><p><b>　　4.3延時估算</b></p><p>　　總的延時時間為格機電路的延時之和。故本次延時估算的核心思想是先找出延時最長的路徑，再分別算出每一級的延時時間，最后求和。

48、</p><p>　　首先，從電路圖我們可以看出延時最長的路徑為：</p><p>　　AiBi輸入經(jīng)輸入級，輸入緩沖級，與非門，反相器，中間緩沖級，反相器，四輸入與門，四輸入或非門，反相器，異或門，輸出緩沖級，輸出級最后到達Z3</p><p>　　由電路的知識可以知道，電路的延時時間為：</p><p><b>　　第一級延時估

49、算：</b></p><p>　　CL=0.143pf (W/L)n=55 (W/L)p=6 所以Tpl1=160ps</p><p>　　同理可計算其他各級延時：</p><p>　　輸入緩沖級： Tpl2=183ps與非門： Tpl3=97ps</p><p>　　反相器： Tpl

50、4=173ps中間緩沖級： Tpl5=153ps</p><p>　　反相器： Tpl6=184ps四輸入與門： Tpl7=202ps</p><p>　　四輸入或非門： Tpl8=180ps反相器： Tpl9=138ps</p><p>　　異或門： Tpl10=145ps輸出緩沖級：

51、 Tpl11=222ps</p><p>　　輸出級： Tpl12=2264ps</p><p>　　總延時： Tpl總=4101ps</p><p><b>　　滿足設(shè)計要求</b></p><p><b>　　4.4本章小結(jié)</b></p><

52、;p>　　通過本次實驗，我了解了集成電路設(shè)計時候的工程估算，包括功率的估算，延時的估算。這些估算都跟電容有關(guān)，所以前提是要計算電路各級的電容。由于之前設(shè)計時候沒有考慮到電路的內(nèi)部的邏輯門，導(dǎo)致電路中邏輯門的種類較多，所以電容計算比較繁瑣。最終估算結(jié)果均滿足設(shè)計要求。</p><p><b>　　電路模擬與仿真</b></p><p><b>　　5.1

53、電路搭建</b></p><p><b>　　5.1.1建立新庫</b></p><p><b>　　圖5-1</b></p><p>　　5.1.2建立schematic view</p><p><b>　　圖5-2</b></p><p&g

54、t;　　5.1.3建立symbol</p><p><b>　　圖5-3</b></p><p>　　其它邏輯門電路同樣過程建立schematic view和symbol view。</p><p>　　5.1.4建立總體電路schematic view</p><p><b>　　圖5-4</b>

55、</p><p>　　5.1.5建立總體symbol</p><p><b>　　圖5-5</b></p><p><b>　　5.1.6測試電路</b></p><p><b>　　圖5-6</b></p><p><b>　　5.2功能仿真

56、</b></p><p><b>　　圖5-7</b></p><p>　　圖中從上到下依次是A1A2A3A4,B1B2B3B4,Cin,Z1Z2Z3Z4,Cout</p><p><b>　　5.3功耗仿真</b></p><p><b>　　圖5-8</b>&l

57、t;/p><p><b>　　5.4仿真結(jié)果分析</b></p><p>　　通過仿真結(jié)果可以看出電路邏輯功能正確，能實現(xiàn)加法及進位。從A4到Z4的延時為5.5427ns。功耗為300mW。仿真的頻率為50MHz。</p><p><b>　　5.5本章小結(jié)</b></p><p>　　通過本次實驗，我

58、了解了cadence的使用，學(xué)會了畫原理圖及仿真，并對仿真結(jié)果進行分析。</p><p><b>　　版圖設(shè)計</b></p><p><b>　　6.1原理</b></p><p>　　版圖設(shè)計時采用層次化，全手工的形式設(shè)計版圖。整個版圖設(shè)計的思想是先小后大，即先畫出各級的版圖，并進行DRC檢查，檢查無誤后進行保存，最后

59、調(diào)用這些單元進行最后的版圖設(shè)計。另外，本次設(shè)計的COMS尺寸有些比較大，故畫版圖時多以梳狀形式來設(shè)計，這樣可以減小版圖的面積，而又能保持其原來的性能。</p><p>　　工具Virtuso的使用。</p><p><b>　　6.2反相器版圖</b></p><p>　　6.2.1 layout view的建立</p><

60、p><b>　　圖6-1</b></p><p><b>　　圖6-2</b></p><p><b>　　6.2.2添加器件</b></p><p><b>　　圖6-3</b></p><p>　　Length：溝道長度</p>&

61、lt;p>　　Finger width：單指寬度</p><p>　　Finger：杈指數(shù)</p><p>　　Gate Connection：柵連接</p><p>　　S/D Connection：源/漏連接</p><p>　　Bodytietype：體連接類型</p><p>　　6.2.3互連，實現(xiàn)反相

62、器功能</p><p><b>　　圖6-4</b></p><p>　　互連的時候要注意不同的圖層，以及各個圖層的規(guī)則。所以畫圖前必須閱讀數(shù)據(jù)手冊。</p><p>　　同理可畫出其他門電路的版圖</p><p><b>　　6.3輸入級</b></p><p><b

63、>　　圖6-5</b></p><p><b>　　6.4輸出級</b></p><p><b>　　圖6-6</b></p><p><b>　　6.5輸出緩沖</b></p><p><b>　　圖6-7</b></p>

64、<p><b>　　6.6異或門</b></p><p><b>　　圖6-8</b></p><p><b>　　6.7或非門</b></p><p><b>　　圖6-9</b></p><p><b>　　6.8與門</b

65、></p><p><b>　　圖6-10</b></p><p><b>　　6.9整體版圖</b></p><p><b>　　圖6-11</b></p><p><b>　　6.10本章小結(jié)</b></p><p>　　

66、通過本次實驗，我了解了工具Virtuso的使用，學(xué)會了畫版圖及仿真及在繪制版圖過程中規(guī)則的定義。</p><p><b>　　總體心得</b></p><p>　　本次課程設(shè)計我選擇了四位超前進位加法器。相比于其他加法器，超前進位加法器最大優(yōu)點在于減少了進位等待延遲，大大提高了運算的速度，因此在其他的運算器中得到了廣泛應(yīng)用。</p><p>　

67、　做課程設(shè)計同時也是對課本知識的鞏固和加強，由于課本上的知識太多，平時課間的學(xué)習(xí)并不能很好的理解和運用，而且考試內(nèi)容有限，所以在這次課程設(shè)計過程中，對整個數(shù)字芯片全定制設(shè)計流程有了一個總體的認識。學(xué)會了數(shù)字集成電路中MOS管參數(shù)的設(shè)計。我們更加明白了很多比如說寄生電容包含幾部分，分別怎么計算，還有寄生電容對芯片功耗和延時的影響及估算等課堂上學(xué)過又很模糊的東西。同時也熟練掌握了cadance軟件操作。</p><p&g

68、t;　　印象最深的是版圖設(shè)計當中遇到了非常多的問題，由于第一次接觸版圖，又沒有認真閱讀數(shù)據(jù)手冊。版圖繪制過程中出現(xiàn)了很多規(guī)則上的錯誤，導(dǎo)致后面規(guī)則檢查不能通過。</p><p>　　平時看課本時，有時問題老是弄不懂，做完課程設(shè)計，那些問題就迎刃而解了。而且還可以記住很多東西。比如超前加法器如何實現(xiàn)超前進位的，通過動手實踐讓我對其結(jié)構(gòu)映象深刻，原理更加明白了。通過這次課程設(shè)計使我懂得了理論與實際相結(jié)合是很重要的，只

69、有理論知識是遠遠不夠的，只有把所學(xué)的理論知識與實踐相結(jié)合起來，從理論中得出結(jié)論，從而提高自己的實際動手能力和獨立思考的能力。認識來源于實踐，實踐是認識的動力和最終目的，實踐是檢驗真理的唯一標準。</p><p>　　在設(shè)計過程中，經(jīng)常會遇到這樣那樣的情況，但歸根結(jié)底是理論知識不夠扎實，缺乏足夠的耐心和一絲不茍的態(tài)度。</p><p>　　通過這次課程設(shè)計，加強了我們動手、思考和解決問題的能

70、力。但更重要的是充實了我的大學(xué)生活。</p><p>　　忙碌、焦急、失落、興奮、成功感，這就是我的課程設(shè)計!</p><p><b>　　附錄</b></p><p><b>　　附錄1仿真圖</b></p><p><b>　　圖附1-1</b></p>&l