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文檔簡(jiǎn)介
1、<p> 數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告--基于 FPGA的四位智能搶答器</p><p><b> 專業(yè):xxx</b></p><p><b> 班級(jí):xxx</b></p><p><b> 姓名:xxx</b></p><p><b> 學(xué)號(hào):x
2、xx</b></p><p><b> 設(shè)計(jì)任務(wù)及要求</b></p><p> 基于EDA/SOPC系統(tǒng)開發(fā)平臺(tái),運(yùn)用QuartusⅡ可編程邏輯器件開發(fā)軟件,設(shè)計(jì)一個(gè)4位智能搶答器。要求如下:</p><p> 可以同時(shí)供4名選手搶答,其編號(hào)分別為1、2、3、4,各用搶答按鍵S1、S2、S3、S4,按鍵編號(hào)與選手編號(hào)對(duì)應(yīng)。主
3、持人設(shè)置有一個(gè)開始按鍵S5,一個(gè)清零按鍵S6,用于控制搶答的開始和系統(tǒng)的清零;</p><p> 搶答器具有定時(shí)搶答的功能,一次搶答的時(shí)間為10秒。當(dāng)主持人啟動(dòng)“開始”按鍵后,用4 位LED 數(shù)碼管左邊兩位顯示10s 的倒計(jì)時(shí); </p><p> 搶答器具有數(shù)據(jù)鎖存和顯示的功能,搶答開始后,如果有選手按動(dòng)按鍵,其編號(hào)立即鎖存并顯示在數(shù)碼管上(顯示在右邊的兩個(gè)數(shù)碼管上),同時(shí)封鎖輸入電
4、路,禁止其他選手搶答;優(yōu)先選手的編號(hào)一直保持到主持人將系統(tǒng)清零為止;</p><p> 參賽選手在設(shè)定的時(shí)間內(nèi)進(jìn)行搶答,搶答有效,定時(shí)器停止工作,顯示器上顯示搶答時(shí)刻的時(shí)間(左邊兩個(gè)數(shù)碼管上)和參賽選手的編號(hào)(顯示在右邊的兩個(gè)數(shù)碼管上),并保持到主持人將系統(tǒng)清零為止;如果定時(shí)搶答的時(shí)間已到而沒有選手搶答,本次搶答無效,封鎖輸入電路,禁止搶答,定時(shí)器顯示“00”并閃爍,閃爍頻率為0.5HZ;一直保持到主持人將系統(tǒng)
5、清零為止;</p><p> 在主持人未按下開始按鍵時(shí),如果有人搶答則犯規(guī),在顯示器上右邊兩位閃爍犯規(guī)選手的編號(hào),閃爍頻率為0.5HZ;一直保持到主持人將系統(tǒng)清零為止;</p><p> 說明:系統(tǒng)上電和按下清零按鍵后顯示“0000”,設(shè)計(jì)中的時(shí)鐘脈沖頻率為1000赫茲;</p><p> 附加:加入按鍵軟件消抖功能及加減分?jǐn)?shù)顯示計(jì)分功能;能夠設(shè)置不同的搶答時(shí)
6、間,以便應(yīng)用于不同的搶答系統(tǒng)。</p><p><b> 設(shè)計(jì)原理及方案</b></p><p> 本次設(shè)計(jì)主要采用verilog HDL 語言,總體編程思路采用模塊化設(shè)計(jì)方式,主要分為3個(gè)模塊,一個(gè)主控制及按扭輸入模塊,一個(gè)LED計(jì)時(shí)提示模塊,一個(gè)搶答組號(hào)顯示模塊,分別對(duì)這3個(gè)子模塊進(jìn)行獨(dú)立編程設(shè)計(jì),并生成元件,并在頂層使用原理圖的方式將3個(gè)模塊連接起來完成整個(gè)
7、設(shè)計(jì)。鎖定管腳并編譯通過,下載到試驗(yàn)箱進(jìn)</p><p><b> 行測(cè)試。</b></p><p><b> 總設(shè)計(jì)框圖:</b></p><p> LED1 LED2 LED3 LED4 </p><p> 8421碼
8、 8421碼 </p><p> CLK 開始 清零 選手1 選手2 選手3 選手4 </p><p> 解析:在上圖框架中LED計(jì)時(shí)提示模塊、搶答組號(hào)顯示模塊都為譯碼器,主控制及按鈕輸入模塊實(shí)現(xiàn)具體功能。主控制及按鈕輸入模塊主要功能為計(jì)時(shí)、顯示、閃爍、分頻。其先將需要輸出
9、的內(nèi)容以8421BCD碼的形式輸入給下一級(jí),再通過LED計(jì)時(shí)提示模塊和搶答組號(hào)顯示模塊的程序?qū)?421BCD碼譯為對(duì)應(yīng)的數(shù)據(jù)顯示,最后和對(duì)應(yīng)的共陽極數(shù)碼顯示管的管腳相連,顯示最后的數(shù)據(jù)。</p><p><b> 電路源文件</b></p><p> 1、主控制與按鈕輸入模塊</p><p> module zhukongzhi(clk,
10、clear,start,p1,p2,p3,p4,answer1,answer2,q1,q2);</p><p> input clk,clear,start,p1,p2,p3,p4;</p><p> output[3:0] q1,q2</p><p> output [3:0] answer1,answer2;</p><p> w
11、ire[3:0] qq1, qq2;</p><p><b> wire co;</b></p><p> reg [3:0] answer1, answer2;reg st;reg cr;reg en;reg kp;reg [10:0] tm;reg temp;reg temp2;reg [3:0] temp3;reg [3:0]q1;reg [3:0]q2;
12、reg flag;reg flag1;reg flag2;</p><p><b> initial</b></p><p><b> begin</b></p><p> flag2=1;st=1;cr=1;flag1=1;tm=0;temp=0;flag=0;kp=0;</p><p>
13、 answer1=4'b0000;answer2=4'b0000;</p><p><b> end</b></p><p> always@(negedge start or negedge clear)</p><p><b> begin</b></p><p> if
14、(!start) begin st=0;cr=1;end</p><p> else if(!clear) begin st=1;cr=0;end</p><p><b> end</b></p><p> jishi2 cou(clk,cr,st,qq1,qq2,co,kp);</p><p> always
15、@(posedge clk )</p><p><b> begin</b></p><p><b> begin</b></p><p> if(st==1'b1)</p><p><b> begin</b></p><p><
16、;b> flag=1;</b></p><p><b> begin</b></p><p> if(!clear)</p><p><b> flag1=1;</b></p><p><b> end</b></p><p>
17、;<b> begin</b></p><p><b> begin</b></p><p> if((p1==1'b0)&flag1)</p><p><b> begin</b></p><p> flag1=0;temp3=4'b0001
18、;</p><p><b> end</b></p><p> else if((p2==1'b0)&flag1)</p><p><b> begin</b></p><p> flag1=0;temp3=4'b0010;</p><p>&
19、lt;b> end</b></p><p> else if((p3==1'b0)&flag1)</p><p><b> begin</b></p><p> flag1=0;temp3=4'b0011;</p><p><b> end</b>
20、</p><p> else if((p4==1'b0)&flag1)</p><p><b> begin</b></p><p> flag1=0;temp3=4'b0100;</p><p><b> end</b></p><p>&l
21、t;b> end</b></p><p> if(flag1==0)</p><p><b> begin</b></p><p> if((tm>=0)&(tm<1000)&(temp))</p><p><b> begin</b><
22、/p><p> tm=tm+1;answer1=temp3;answer2=0;</p><p><b> end</b></p><p> else if((tm>=0)&(tm<1000)&(!temp))</p><p><b> begin</b></
23、p><p> tm=tm+1;nswer1=4'b1010;answer2=4'b1010;</p><p><b> end</b></p><p> else if((tm==1000))</p><p><b> begin </b></p><p&g
24、t; tm=0;temp=~temp;</p><p><b> end</b></p><p><b> end</b></p><p><b> if(flag1)</b></p><p><b> begin</b></p>
25、<p> answer1=4'd0000;answer2=4'd0000;</p><p><b> end</b></p><p><b> end</b></p><p><b> end</b></p><p><b> e
26、nd</b></p><p><b> begin</b></p><p> if((!start)&(flag2))</p><p><b> kp=1;</b></p><p><b> end</b></p><p>&
27、lt;b> begin</b></p><p> if(!clear)</p><p><b> flag2=1;</b></p><p><b> end</b></p><p><b> begin</b></p><p>
28、; if(st==1'b0)</p><p><b> begin</b></p><p><b> begin</b></p><p> if(p1&p2&p3&p4&flag)</p><p><b> begin</b>&
29、lt;/p><p> answer1=4'b1010;answer2=4'b1010;</p><p><b> end</b></p><p> else if((p1==1'b0)&flag)</p><p><b> begin</b></p>
30、<p> //禁止其他選手搶答</p><p> flag=1'b0;answer1=4'b0001;answer2=4'b0000;flag2=0;kp=0;</p><p><b> end </b></p><p> else if((p2==1'b0)&flag)</
31、p><p><b> begin</b></p><p> flag=1'b0;answer1=4'b0010;answer2=4'b0000;flag2=0;kp=0;</p><p><b> end </b></p><p> else if((p3==1&
32、#39;b0)&flag)</p><p><b> begin</b></p><p> flag=1'b0;answer1=4'b0011;answer2=4'b0000;flag2=0;kp=0;</p><p><b> end </b></p>&l
33、t;p> else if((p4==1'b0)&flag)</p><p><b> begin</b></p><p> flag=1'b0;answer1=4'b0100;answer2=4'b0000;flag2=0;kp=0;</p><p><b> end&
34、lt;/b></p><p><b> end</b></p><p><b> end</b></p><p><b> end</b></p><p><b> begin</b></p><p> if(co&
35、amp;(!st)) </p><p><b> begin</b></p><p> if((tm>=0)&(tm<1000)&(temp))</p><p><b> begin</b></p><p> tm=tm+1;q1=0;q2=0;</p>
36、;<p><b> end</b></p><p> else if((tm>=0)&(tm<1000)&(!temp))</p><p><b> begin</b></p><p> tm=tm+1;q1=4'b1010;q2=4'b1010;</
37、p><p><b> end</b></p><p> else if((tm==1000))</p><p><b> begin </b></p><p> tm=0;temp=~temp;</p><p><b> end</b></p
38、><p> answer1=4'b1010;answer2=4'b1010;</p><p><b> end</b></p><p><b> end</b></p><p><b> begin</b></p><p><
39、b> if(!co)</b></p><p><b> begin</b></p><p> q1<=qq1;q2<=qq2;</p><p><b> end</b></p><p><b> end</b></p>&l
40、t;p><b> if(!cr)</b></p><p><b> begin</b></p><p> flag=1'b1;kp=1;</p><p><b> end</b></p><p><b> end</b></p
41、><p><b> Endmodule</b></p><p> LED計(jì)時(shí)提示模塊:</p><p> module shijian(in,led1,led2);</p><p> input [3:0]in;</p><p> output led1,led2;</p>&
42、lt;p> reg [7:0]led1,led2;</p><p> always@(in)</p><p><b> begin</b></p><p><b> case(in)</b></p><p> 4'b0000:begin led1=8'b0000001
43、1;led2=8'b00000011; end</p><p> 4'b0001:begin led1=8'b10011111;led2=8'b00000011; end</p><p> 4'b0010:begin led1=8'b00100101;led2=8'b00000011; end</p><p&g
44、t; 4'b0011:begin led1=8'b00001101;led2=8'b00000011; end</p><p> 4'b0100:begin led1=8'b10011001;led2=8'b00000011; end</p><p> 4'b0101:begin led1=8'b01001001;led
45、2=8'b00000011; end</p><p> 4'b0110:begin led1=8'b11000001;led2=8'b00000011; end</p><p> 4'b0111:begin led1=8'b00011111;led2=8'b00000011; end</p><p> 4
46、'b1000:begin led1=8'b00000001;led2=8'b00000011; end</p><p> 4'b1001:begin led1=8'b00011001;led2=8'b00000011; end</p><p> 4'b1010:begin led1=8'b00000011;led2=8
47、39;b10011111; end</p><p> 4'b1111:begin led1=8'b11111111;led2=8'b11111111; end</p><p><b> endcase</b></p><p><b> end</b></p><p>&
48、lt;b> endmodule</b></p><p> 3、搶答組號(hào)顯示模塊:</p><p> module xianshi(decodeout,indec);</p><p> output[7:0] decodeout;</p><p> input[3:0] indec;</p>&l
49、t;p> reg[7:0] decodeout;</p><p> always @(indec)</p><p><b> begin</b></p><p> case(indec) </p><p> 4'b0000:decodeout=8'
50、b00000011; 4'b0001:decodeout=8'b10011111;</p><p> 4'b0010:decodeout=8'b00100101;4'b0011:decodeout=8'b00001101;</p><p> 4'b0100:decodeout=8'b10011001; 4'b010
51、1:decodeout=8'b01001001;</p><p> 4'b0110:decodeout=8'b01000001;</p><p> 4'b0111:decodeout=8'b00011111;</p><p> 4'b1000:decodeout=8'b00000001; </p&g
52、t;<p> 4'b1001:decodeout=8'b00001001;</p><p> 4'b1010:decodeout=8'b11111111;</p><p> default:decodeout=8'b11111111;</p><p><b> endcase</b>
53、</p><p><b> end</b></p><p><b> Endmodule</b></p><p><b> 模塊連接圖:</b></p><p> 管教分配表:1、設(shè)計(jì)中應(yīng)用的管腳</p><p> 四個(gè)數(shù)碼管的管腳分配如下:(
54、ABCDEFG為七段LED,H為小數(shù)點(diǎn),共陽極連接。</p><p><b> 四、總結(jié)與討論</b></p><p> 通過這為期四天的數(shù)字電路模擬訓(xùn)練,我獲益匪淺:</p><p> 1、 通過這次課程設(shè)計(jì),我學(xué)會(huì)了并且可以比較熟練的使用QuartusII可編程邏輯器件開發(fā)軟件。</p><p> 2、我對(duì)“
55、基于FPGA的4位智能搶答器”的運(yùn)行原理有了更加深入的認(rèn)識(shí),可以自行設(shè)計(jì)這種搶答器,為我以后的實(shí)驗(yàn)設(shè)計(jì)積累了寶貴的經(jīng)驗(yàn)。</p><p> 3、我對(duì)Verilog HDL有了深入的認(rèn)識(shí)。同時(shí)也對(duì)EDA/SOPC產(chǎn)生了更加濃厚的興趣。通過本學(xué)期對(duì)《數(shù)字電子技術(shù)基礎(chǔ)》第六章的學(xué)習(xí),以及這幾天為了完成課程設(shè)計(jì)的任務(wù)而查閱的視頻、文字資料,我已經(jīng)可以比較熟練的運(yùn)用Verilog HDL語言進(jìn)行簡(jiǎn)單程序的編寫。掌握了這一
56、門技術(shù)將對(duì)我以后的發(fā)展有很大的幫助。</p><p> 4、通過這四天的實(shí)踐,我的分析能力大大的提升,動(dòng)手操作能力也有所提高,即使天氣炎熱,我也平心靜氣的做程序,搞測(cè)試,我知道了,無論做什么事,都要相信自己,戒驕戒躁,不會(huì)的東西就學(xué)會(huì)自己查資料,自學(xué),實(shí)在不懂得再向老師同學(xué)請(qǐng)教,心態(tài)是最重要的。雖然到最后由于時(shí)間原因沒有測(cè)試完,但是經(jīng)歷是最后重要的,這些經(jīng)歷將為我以后帶來莫大的好處。</p>&l
57、t;p> 但是,我這幾天以來也存在很多不足,首先,一開始有點(diǎn)知難而退的心里,其次,有不少的地方還沒完全弄明白,尤其是那個(gè)LED即時(shí)顯示模塊還沒有完全搞懂,設(shè)計(jì)任務(wù)與要求中的第7條附加條件,即“加入按鍵軟件消抖功能及加減分?jǐn)?shù)顯示計(jì)分功能;能夠設(shè)置不同的搶答時(shí)間,以便應(yīng)用于不同的搶答系統(tǒng)”這個(gè)功能不知道怎么實(shí)現(xiàn)。另外,對(duì)于在控制端口在滿足上升沿計(jì)數(shù)達(dá)到1000時(shí)在“0”和“1”之間進(jìn)行變換這個(gè)程序請(qǐng)教過同學(xué),但是也是還沒有完全搞懂。
58、“分頻”這一塊還需之后自己在攻克。</p><p> 這個(gè)課程設(shè)計(jì)在7月10號(hào)上午考完試已完成,從設(shè)計(jì)到測(cè)試和檢測(cè)過程,無不凝聚著老師們的心血和汗水。在我實(shí)習(xí)期間,老師為我提供了種種專業(yè)知識(shí)上的指導(dǎo),同學(xué)們?yōu)槲姨峁氋F的建議,老師們嚴(yán)謹(jǐn)求實(shí)的態(tài)度和同學(xué)們真誠的熱情使我深受感動(dòng),沒有這樣的幫助和關(guān)懷和熏陶,我不會(huì)這么順利的完成實(shí)訓(xùn)任務(wù)。</p><p> 最后,我向老師跟同學(xué)們發(fā)出真誠的
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