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1、<p> 武漢輕工大學(xué)學(xué)生畢業(yè)設(shè)計(jì)(論文)學(xué)生開題報(bào)告表</p><p> 注:1、課題類型:設(shè)計(jì)或論文 </p><p> 2、課題來(lái)源:縱向課題、橫向課題或自擬課題,對(duì)于縱向和橫向課題并要求用括號(hào)括起填寫確切基金項(xiàng)目、企事業(yè)單位合同項(xiàng)目</p><p> 課題名稱基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)課題類型設(shè)計(jì)</p><p>
2、課題來(lái)源縱向?qū)?師</p><p> 學(xué)生姓名學(xué) 號(hào)專 業(yè)電子信息科學(xué)與技術(shù)</p><p> 開題報(bào)告內(nèi)容:(調(diào)研資料的準(zhǔn)備,目的、要求、思路與預(yù)期成果;任務(wù)完成的階段、 內(nèi)容及時(shí)間安排;完成設(shè)計(jì)(論文)所具備的條件因素等。)一、工程背景以硬件描述語(yǔ)言(Verilog 或 VHDL)所完成的電路設(shè)計(jì),可以經(jīng)過簡(jiǎn)單的綜合與布局,快速的燒錄至 FPGA 上進(jìn)行測(cè)試,是現(xiàn)代
3、IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面,這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip-flop)或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái),就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變
4、,所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC(專用集成芯片)的速度要慢,無(wú)法完成復(fù)雜的設(shè)計(jì),但是功耗較低。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品,可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的</p><p> VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu),行為,功能和接口。VHDL語(yǔ)言形式及描述風(fēng)格與句法類似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。
5、VHDL的程序結(jié)構(gòu)特點(diǎn)是,將一項(xiàng)工程設(shè)計(jì)實(shí)體(可以是一個(gè)元件,一個(gè)電路模塊或一個(gè)系統(tǒng))分成外部(即端口)或內(nèi)部。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后,一旦其內(nèi)部開發(fā)完成,其它設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念就是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。軟件開發(fā)環(huán)境、工具M(jìn)AX+PLUS II是Altera公司的第三代CPLD開發(fā)工具軟件,它集成了可編程邏輯器件的設(shè)計(jì)環(huán)境。它可以在多種平臺(tái)上運(yùn)行提供了靈活和高效的界面。設(shè)計(jì)者無(wú)需精通
6、器件內(nèi)部的復(fù)雜結(jié)構(gòu),只需用自己熟悉的設(shè)計(jì)輸入工具(原理圖,波形圖或硬件描述語(yǔ)言等)進(jìn)行設(shè)計(jì)輸入。MAX+PLUS II將這些設(shè)計(jì)軟件換成目標(biāo)結(jié)構(gòu)所要求的格式,從而使設(shè)計(jì)者能夠輕松的掌握和使用MAX+PLUS II軟件。MAX+PLUS II具有以下特點(diǎn):①開放的接口。②與結(jié)構(gòu)無(wú)關(guān)(指VHDL描述邏輯綜合前與結(jié)構(gòu)無(wú)關(guān))。③多平臺(tái)。④完全集成化。⑤多種設(shè)計(jì)庫(kù)。⑥模塊化工具。⑦硬件描述語(yǔ)言(HDL)。⑧開放核的特點(diǎn)。⑨Megacore功能。A
7、SIC</p><p> 目標(biāo)器件利用EDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的下載與硬件驗(yàn)證工具,主要包括: ①實(shí)驗(yàn)或開發(fā)所需的各類信號(hào)模塊,包括時(shí)鐘、脈沖、高低電平等;②通用數(shù)字式和掃描驅(qū)動(dòng)類接口,包括各類輸入顯示或指示模塊;③模擬器件及接口,包括模擬信號(hào)的放大,比較及A/D轉(zhuǎn)換模塊;④監(jiān)控程序模塊;⑤目標(biāo)芯片適配座以及FPGA/CPLD目標(biāo)芯片和編程下載電路。當(dāng)前,EDA的主要應(yīng)用方向?yàn)槲⒖刂破?,ASIC和DSP等方面。
8、二、基于FPGA的信號(hào)發(fā)生器設(shè)計(jì)本設(shè)計(jì)采用基于VHDL的狀態(tài)機(jī)來(lái)實(shí)現(xiàn)信號(hào)發(fā)生器的設(shè)計(jì),即用VHDL來(lái)設(shè)計(jì)信號(hào)發(fā)生器控制器,我們之所以選擇信號(hào)發(fā)生器,是因?yàn)樾盘?hào)與我們的日常生活息息相關(guān),一切信息都是靠信號(hào)來(lái)傳遞。本設(shè)計(jì)采用基于狀態(tài)機(jī)的描述方法。無(wú)論與基于VHDL的其他設(shè)計(jì)方案相比,還是與可完成相同功能的CPU相比,狀態(tài)機(jī)都有難以超越的優(yōu)越性,主要表現(xiàn)在以下幾個(gè)方面:控制靈活方便,運(yùn)行速度和工作可靠性高;結(jié)構(gòu)模式相對(duì)簡(jiǎn)單,設(shè)計(jì)方案相對(duì)固定,
9、以及可定義符號(hào)化枚舉類型的狀態(tài),對(duì)發(fā)揮VHDL綜合器強(qiáng)大的優(yōu)化功能提供了有利條件;狀態(tài)機(jī)容易構(gòu)成性能良好的同步時(shí)序模塊,有利于消除電路中的毛刺現(xiàn)象;在高速運(yùn)算和控制方面,</p><p> 總體方案設(shè)計(jì)要求信號(hào)發(fā)生器,可以選擇多種的波形,在這里,我們只提供3種波形:正弦波、方波、三角波;最后的設(shè)計(jì),要求能夠選擇波形,調(diào)節(jié)波形幅度與頻率。設(shè)計(jì)思路利用Verilog HDL編程,依據(jù)基本數(shù)字電路模塊原理進(jìn)行整合。系統(tǒng)
10、各部分所需工作時(shí)鐘信號(hào)由輸入系統(tǒng)時(shí)鐘信號(hào)經(jīng)分頻得到,系統(tǒng)時(shí)鐘輸入端應(yīng)滿足輸入脈沖信號(hào)的要求。具備幅度和頻率可調(diào)功能,幅度通過兩個(gè)按鍵可以增減調(diào)節(jié),頻率控制模塊則是一個(gè)簡(jiǎn)易的計(jì)數(shù)器,控制步徑為100HZ的可調(diào)頻率,達(dá)到設(shè)計(jì)課題所要求的輸出波形頻率可調(diào)及幅度可調(diào)功能。幅度可調(diào)功能,可以在FPGA外部利用硬件電路實(shí)現(xiàn)??傮w設(shè)計(jì)框圖如下圖1所示:圖1系統(tǒng)總體框圖三、計(jì)劃安排1.實(shí)驗(yàn)設(shè)備目前配備1G內(nèi)存,華碩筆記本電腦配置高,上機(jī)時(shí)間充足。要求:
11、MAX+plus II軟件一套;EDA實(shí)驗(yàn)(開發(fā))平臺(tái)一套,提高計(jì)算機(jī)配置,增加上機(jī)時(shí)間。2.可能遇到困難與問題軟件操作不熟練,程序編寫不規(guī)范。軟件、硬件設(shè)計(jì)經(jīng)驗(yàn)少。</p><p> 3.時(shí)間安排2013年3月18日-4月1日查閱資料,進(jìn)一步熟悉Verilog HDL編程,熟悉MAX+PLUS 軟件的應(yīng)用2013年4月2日-4月20日完成設(shè)計(jì)方案,具體算法,編寫出信號(hào)發(fā)生器Verilog HDL語(yǔ)言,并通過
12、MAX+PLUS 軟件仿真驗(yàn)證其正確性2013年4月21日-5月10日利用EDA實(shí)驗(yàn)平臺(tái)對(duì)該設(shè)計(jì)進(jìn)行模擬測(cè)試2013年5月11日-5月25日完成課題設(shè)計(jì),總結(jié)寫論文四、參考文獻(xiàn)[1] 潘松,黃繼業(yè).EDA技術(shù)實(shí)用教程(第二版).北京:科學(xué)出版社. 2005年2月[2]江國(guó)強(qiáng).EDA技術(shù)與應(yīng)用.北京:電子工業(yè)出版社,2007年[3] 潘松,王國(guó)棟.VHDL實(shí)用教程.成都:電子科技大學(xué)出版社,2000年[4]王金明,楊吉斌.數(shù)字系統(tǒng)設(shè)計(jì)
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