fpga課程設(shè)計(jì)---基于fpga多功能電子鐘設(shè)計(jì)

1、<p><b>　　FPGA課程設(shè)計(jì) </b></p><p><b>　　報(bào)</b></p><p><b>　　告</b></p><p><b>　　書</b></p><p>　　題 目：基于FPGA多功能電子鐘設(shè)計(jì)

2、 </p><p>　　學(xué) 院： 電氣工程與自動(dòng)化 </p><p>　　專業(yè)班級(jí)： 電信12-3班 </p><p><b>　　目 錄</b></p><p><b>　　摘 要1</b></p><p>　　第一章

3、 FPGA簡介2</p><p>　　1.2 FPGA基本結(jié)構(gòu)2</p><p>　　1.3 FPGA系統(tǒng)設(shè)計(jì)流程3</p><p>　　第二章 系統(tǒng)電路設(shè)計(jì)4</p><p>　　2.1電子鐘的設(shè)計(jì)方案選擇4</p><p>　　2.2總體設(shè)計(jì)方案4</p><p>　　2.3

4、顯示電路設(shè)計(jì)5</p><p>　　2.3.1分頻器電路7</p><p>　　2.3.2掃描電路電路7</p><p>　　2.3.3 BCD碼多路選擇器7</p><p>　　2.3.4 BCD譯碼器7</p><p>　　2.3.5位選碼電路8</p><p>　　2.4電子時(shí)

5、鐘計(jì)數(shù)器電路設(shè)計(jì)8</p><p>　　2.4.1秒和分計(jì)數(shù)器設(shè)計(jì)8</p><p>　　2.4.2小時(shí)計(jì)數(shù)器設(shè)計(jì)10</p><p><b>　　總 結(jié)12</b></p><p><b>　　參考文獻(xiàn)13</b></p><p><b>　　附錄14

6、</b></p><p><b>　　摘 要</b></p><p>　　本文介紹了多功能電子鐘的現(xiàn)狀及發(fā)展動(dòng)態(tài)，多功能電子鐘的應(yīng)用，多功能電子鐘的基本原理和實(shí)現(xiàn)方法以及系統(tǒng)構(gòu)建理論。針對(duì)現(xiàn)行電子鐘設(shè)計(jì)方案實(shí)現(xiàn)起來相對(duì)復(fù)雜、誤差偏大等弊端，對(duì)以FPGA為核心器件的電子鐘方案進(jìn)行了實(shí)驗(yàn)研究，利用EDA技術(shù)自頂向下的設(shè)計(jì)方法，設(shè)計(jì)電子鐘各模塊及相應(yīng)具體電路，

7、通過編譯、仿真并下載到FPGA實(shí)驗(yàn)平臺(tái)進(jìn)行測(cè)試，運(yùn)行結(jié)果表明：系統(tǒng)能以較小的誤差顯示時(shí)、分、秒，并且當(dāng)走時(shí)不準(zhǔn)時(shí)，可以通過相應(yīng)設(shè)置鍵實(shí)現(xiàn)校時(shí)。 </p><p>　　關(guān)鍵詞：多功能電子鐘；EDA；FPGA</p><p>　　第一章 FPGA簡介</p><p>　　1.1 FPGA概述</p><p>　　FPGA是現(xiàn)場(chǎng)可編程門陣列（F

8、ield Programmable Gate Array）的簡稱，與之相應(yīng)的CPLD是復(fù)雜可編程邏輯器件（Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實(shí)現(xiàn)原理略有不同，有時(shí)可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或CPLD/PGFA。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬

9、件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。通過軟件仿真可以事先驗(yàn)證設(shè)計(jì)的正確性，在PCB完成以后，利用CPLD/FPGA的在線修改功能，隨時(shí)修改設(shè)計(jì)而不必改動(dòng)硬件電路。使用CPLD/FPGA開發(fā)數(shù)字電路，可以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。這些優(yōu)點(diǎn)使得CPLD/FPGA技術(shù)在20世紀(jì)90年代以后得到飛速的發(fā)展，同時(shí)也大大推動(dòng)了EDA軟件和硬件描述語言HDL的進(jìn)步。</p><p>　　1.2 FPG

10、A基本結(jié)構(gòu)</p><p>　　FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。</p><p>　　FPGA一般由3種可編程電路和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器SRAM組成。這3種可編程電路是：可編程邏輯模塊（CLB—Configurable Logic Block）、輸入/輸出模塊（IOB—I/O Block）和

11、互連資源（IR—Interconnect Resource）?？删幊踢壿嬆KCLB是實(shí)現(xiàn)邏輯功能的基本單元，它們通常規(guī)則的排列成一個(gè)陣列，散布于整個(gè)芯片；可編程輸入/輸出模塊（IOB）主要完成芯片上的邏輯與外部封裝腳的接口，它通常排列在芯片的四周；可編程互連資源包括各種長度的連接線段和一些可編程連接開關(guān)，它們將各個(gè)CLB之間或CLB、IOB之間以及IOB之間連接起來，構(gòu)成特定功能的電路。</p><p>　　(1

12、)CLB是FPGA的主要組成部分。它主要由邏輯函數(shù)發(fā)生器、觸發(fā)器、數(shù)據(jù)選擇器等電路組成。CLB中3個(gè)邏輯函數(shù)發(fā)生器分別是G、F和H，相應(yīng)的輸出是G’、F’和H’。G有4個(gè)輸入變量G1、G2、G3和G4；F也有4個(gè)輸入變量F1、F2、F3和F4。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn)4輸入變量的任意組合邏輯函數(shù)。邏輯函數(shù)發(fā)生器H有3個(gè)輸入信號(hào)；前兩個(gè)是函數(shù)發(fā)生器的輸出G’和F’，而另一個(gè)輸入信號(hào)是來自信號(hào)變換電路的輸出H1。這個(gè)函數(shù)發(fā)生

13、器能實(shí)現(xiàn)3輸入變量的各種組合函數(shù)。這3個(gè)函數(shù)發(fā)生器結(jié)合起來，可實(shí)現(xiàn)多達(dá)9變量的邏輯函數(shù)。</p><p>　　CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對(duì)CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這些數(shù)據(jù)選擇器的地址控制信號(hào)均由編程信息提供，從而實(shí)現(xiàn)所需的電路結(jié)構(gòu)。</p&

14、gt;<p>　　CLB中的邏輯函數(shù)發(fā)生器F和G均為查找表結(jié)構(gòu)，其工作原理類似于ROM。F和G的輸入等效于ROM的地址碼，通過查找ROM中的地址表可以得到相應(yīng)的組合邏輯函數(shù)輸出。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。</p><p>　　(2)輸入/輸出模塊IOB。IOB提供了器件引腳和內(nèi)部邏輯陣列之間的連接。它主要由輸入觸發(fā)器、輸入緩沖器

15、和輸出觸發(fā)/鎖存器、輸出緩沖器組成 。</p><p>　　每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向I/O功能。當(dāng)IOB控制的引腳被定義為輸入時(shí)，通過該引腳的輸入信號(hào)先送入輸入緩沖器。緩沖器的輸出分成兩路：一路可以直接送到MUX，另一路延時(shí)幾個(gè)納秒（或者沒有延時(shí)）后送到輸入通路D觸發(fā)器，再送到數(shù)據(jù)選擇器。通過編程給數(shù)據(jù)選擇器不同的控制信息，確定送至CLB陣列的I1和I2是來自輸入緩沖器，還是來自觸發(fā)

16、器。</p><p>　　當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。</p><p>　　IOB輸出端配有兩只MOS管，它們的柵極均可編程，使MOS管導(dǎo)通或截止，分別經(jīng)上拉電阻接通VCC、地線或者不接通，用以改善輸出波形和負(fù)載能力。</p><p&

17、gt;　　(3)可編程互連資源IR?？删幊袒ミB資源IR可以將FPGA內(nèi)部的CLB和CLB之間、CLB和IOB之間連接起來，構(gòu)成各種具有復(fù)雜功能的系統(tǒng)。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。</p><p>　　1.3 FPGA系統(tǒng)設(shè)計(jì)流程</p><p><b>　　流程說明：</b></p><

18、p>　　(1)工程師按照“自頂向下”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。</p><p>　　(2)輸入VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式，這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。</p><p>　　(3)將以上的設(shè)計(jì)輸入編譯成標(biāo)準(zhǔn)的VHDL文件。</p><p>　　(4)進(jìn)行代碼級(jí)的功能仿真，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步

19、驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。</p><p>　　(5)利用綜合器對(duì)VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì)ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。</p><p>

20、;　　(6)利用產(chǎn)生的網(wǎng)絡(luò)表文件進(jìn)行適配前的時(shí)序仿真，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這一步驟。</p><p>　　(7)利用適配器將綜合后的網(wǎng)絡(luò)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。</p><p>　　(8)在適配完成后，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：a.適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程

21、描述情況等；b.適配后的仿真模型；c.器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要求。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。</p><p>　　第二章 系統(tǒng)電路設(shè)計(jì)

22、</p><p>　　2.1 電子鐘的設(shè)計(jì)方案選擇</p><p>　　數(shù)字電子鐘的設(shè)計(jì)方法有多種，例如，可用中小規(guī)模集成電路組成電子鐘；也可以利用專用的電子鐘芯片配以顯示電路及其所需要的外圍電路組成電子鐘；還可以利用單片機(jī)來實(shí)現(xiàn)電子鐘等等</p><p>　　方案一：運(yùn)用單片機(jī)內(nèi)部的定時(shí)/計(jì)數(shù)器來實(shí)現(xiàn)電子時(shí)鐘的方法，該方案設(shè)計(jì)由單片機(jī)AT89S51芯片和LED數(shù)

23、碼管為核心，輔以必要的電路，構(gòu)成了一個(gè)單片機(jī)電子時(shí)鐘。</p><p>　　時(shí)鐘的基本顯示原理：時(shí)鐘開始顯示為0時(shí)0分0秒，也就是數(shù)碼管顯示000000，然后每秒秒位加1 ，到9后，10秒位加1，秒位回0。10秒位到5后，即59秒 ，分鐘加1，10秒位回0。依次類推，時(shí)鐘最大的顯示值為23小時(shí)59分59秒。這里只要確定了1秒的定時(shí)時(shí)間， 其它位均以此為基準(zhǔn)往上累加。</p><p>　　方

24、案二：采用專用的時(shí)鐘芯片實(shí)現(xiàn)，通過單片機(jī)讀取時(shí)鐘芯片的計(jì)時(shí)時(shí)間，在數(shù)碼管上顯示出來，就可以實(shí)現(xiàn)電子時(shí)鐘功能，典型的時(shí)鐘芯片有：DS1302，DS12887，X1203，PCF8583等都可以實(shí)現(xiàn)電子時(shí)鐘功能。</p><p>　　方案三：采用FPGA來實(shí)現(xiàn)電子時(shí)鐘功能，運(yùn)用VHDL語言來描述電子時(shí)鐘的各個(gè)功能模塊。將電子時(shí)鐘分為六十進(jìn)制計(jì)數(shù)器和二十四進(jìn)制計(jì)數(shù)器兩個(gè)基本的功能模塊，然后將兩個(gè)六十進(jìn)制計(jì)數(shù)器和一個(gè)二十

25、四進(jìn)制計(jì)數(shù)器相級(jí)聯(lián)，就構(gòu)成一個(gè)具有時(shí)、分、秒的電子時(shí)鐘。</p><p>　　比較方案一、方案二和方案三：方案一是用軟件實(shí)現(xiàn)，即用單片機(jī)內(nèi)部的可編程定時(shí)/計(jì)數(shù)器來實(shí)現(xiàn)，但誤差很大，主要用在對(duì)時(shí)間精度要求不高的場(chǎng)合；方案二是用專門的時(shí)鐘芯片實(shí)現(xiàn)，在對(duì)時(shí)間精度要求很高的情況下，通常采用這種方法，但該方案還具備日歷功能，造成功能上的浪費(fèi)；方案三是采用FPGA實(shí)現(xiàn)，運(yùn)用VHDL語言描述，設(shè)計(jì)方法簡單，而且運(yùn)用有源晶振作為

26、系統(tǒng)的時(shí)鐘源，通過分頻得到1HZ的信號(hào)，計(jì)時(shí)精度很高，不低于方案二的計(jì)時(shí)精度，而且運(yùn)用VHDL語言來描述電子時(shí)鐘是完全的硬件實(shí)現(xiàn)。</p><p>　　通過以上比較，系統(tǒng)中采用FPGA來實(shí)現(xiàn)電子時(shí)鐘功能。</p><p>　　2.2 總體設(shè)計(jì)方案</p><p>　　設(shè)計(jì)一個(gè)顯示時(shí)（2位）、分（2位）、秒（2位）共六位的多功能電子鐘，它的主要功能是進(jìn)行準(zhǔn)確的計(jì)時(shí)。利

27、用VHDL語言對(duì)硬件進(jìn)行描述，通過下載到FPGA之中進(jìn)行硬件驗(yàn)證。系統(tǒng)采用4MHz的石英晶體振蕩器作為時(shí)鐘源，經(jīng)過分頻之后得到1HZ的秒鐘信號(hào)，秒計(jì)滿60即得1分鐘，分計(jì)滿60便得1小時(shí)的信號(hào)，小時(shí)計(jì)滿24即得一天，電子時(shí)鐘的外觀圖如圖2.1所示。其中有六個(gè)按鍵用于調(diào)整時(shí)間，復(fù)位等功能。具體功能如下：</p><p>　　圖2.1 電子鐘的外觀圖</p><p><b>　　O

28、K鍵：開始計(jì)時(shí)。</b></p><p>　　SET鍵：與調(diào)時(shí)、調(diào)分、調(diào)秒鍵配合，可以調(diào)整到指定的時(shí)間。</p><p>　　RESET鍵：清零。</p><p>　　電子時(shí)鐘硬件總體框圖如圖2.2所示。</p><p>　　圖2.2 電子時(shí)鐘硬件總體框圖</p><p>　　在每個(gè)功能模塊分項(xiàng)設(shè)計(jì)和組合

29、前，先簡單介紹一下每個(gè)方塊的功能作用。</p><p>　?。?）分頻器通過分頻將4MHz的信號(hào)分頻為1Hz的秒信號(hào)和100Hz的同步掃描時(shí)鐘信號(hào)。</p><p>　?。?）1Hz的秒信號(hào)輸入到秒計(jì)數(shù)電路，當(dāng)計(jì)數(shù)器溢出時(shí)，向分計(jì)數(shù)器進(jìn)位，當(dāng)分計(jì)數(shù)器溢出時(shí)，向時(shí)計(jì)數(shù)器進(jìn)位。</p><p>　　（3）BCD譯碼電路是將計(jì)數(shù)器的十六進(jìn)制計(jì)數(shù)值轉(zhuǎn)換為數(shù)碼管顯示所需要的段

30、碼。</p><p>　?。?）位碼電路是用來選通某一位數(shù)碼管，使其顯示數(shù)字。</p><p>　?。?）掃描同步電路作用控制同一個(gè)數(shù)碼管的段碼和位碼同步，同時(shí)對(duì)多個(gè)數(shù)碼管輪流掃描。</p><p>　　（6）鍵盤控制電路作用是啟動(dòng)電子時(shí)鐘計(jì)時(shí)，設(shè)定時(shí)間等。</p><p>　　2.3 顯示電路設(shè)計(jì)</p><p>

31、　　顯示電路有LCD和LED顯示電路，系統(tǒng)中選用LED顯示電路，LED器件是一種發(fā)光二極管顯示器。</p><p><b>　　其特點(diǎn)如下：</b></p><p>　?。?）LED顯示器具備穩(wěn)定、高速、簡單的系統(tǒng)；</p><p>　?。?）LED顯示結(jié)構(gòu)簡單、性能穩(wěn)定；</p><p>　?。?）LED顯示應(yīng)用在成熟

32、的生產(chǎn)技術(shù)上。</p><p>　　發(fā)光二極管組成的顯示器是單片機(jī)應(yīng)用產(chǎn)品中最常用的廉價(jià)輸出設(shè)備。八段發(fā)光二極管結(jié)構(gòu)如圖2.3所示。</p><p>　　圖2.3 八段發(fā)光二極管外型</p><p>　　發(fā)光二極管的陽極連在一起的稱為共陽極顯示器，陰極連在一起的稱為共陰極顯示器。1位顯示器有8個(gè)發(fā)光二極管組成，其中7個(gè)發(fā)光二極管a~g控制7個(gè)筆段的亮或暗，另一個(gè)控制

33、一個(gè)小數(shù)點(diǎn)的亮和暗，這種筆畫式的八段顯示器能顯示的字符少。字符的形象有些失真，但控制方便，使用簡單。</p><p>　　圖2.4 共陰極數(shù)碼管</p><p>　　圖2.5 共陽極數(shù)碼管</p><p>　　顯示器的顯示方法有靜態(tài)和動(dòng)態(tài)兩種方法。顯示器位數(shù)較少時(shí)，采用靜態(tài)顯示的方法是合適的。當(dāng)位數(shù)較多時(shí)，用靜態(tài)顯示所需的I/O太多，一般采用動(dòng)態(tài)顯示方法，所以在系統(tǒng)

34、中我們采用動(dòng)態(tài)顯示。</p><p>　　此類數(shù)碼管的工作特點(diǎn)是：</p><p>　?。?）數(shù)碼管片選端清0時(shí)，對(duì)應(yīng)位的數(shù)碼管才有可能亮；</p><p>　?。?）每次只能有一個(gè)片選端清0，即只能動(dòng)態(tài)移位顯示相應(yīng)的數(shù)據(jù)；</p><p>　　（3）控制器通過控制數(shù)碼管顯示相應(yīng)數(shù)字要用查表子程序來實(shí)現(xiàn)。</p><p&g

35、t;　　系統(tǒng)中顯示電路是由分頻電路、掃描電路、BCD碼多路選擇器、位選碼電路和BCD譯碼器構(gòu)成的。</p><p>　　數(shù)碼管動(dòng)態(tài)掃描電路如圖2.6所示，其中FPQ為分頻器，通過分頻得到掃描時(shí)鐘信號(hào)，時(shí)鐘信號(hào)為100Hz；SCAN為掃描電路，它是由狀態(tài)機(jī)組成的，循環(huán)掃描數(shù)碼管，使得數(shù)碼管穩(wěn)定的顯示數(shù)據(jù)；BCDYMQ為BCD譯碼器，作用是將計(jì)數(shù)器輸出的十六進(jìn)制數(shù)轉(zhuǎn)換為數(shù)碼管顯示所需要的段碼；BIT為位碼，作用是輪流

36、選擇數(shù)碼管的位。</p><p>　　圖2.6 數(shù)碼管動(dòng)態(tài)掃描電路</p><p>　　2.3.1 分頻器電路</p><p>　　掃描電路所需要的掃描時(shí)鐘信號(hào)為100Hz，是通過分頻器將系統(tǒng)的4MHz時(shí)鐘信號(hào)經(jīng)過10000分頻之后，再通過四分頻得到的。系統(tǒng)中采用四個(gè)十進(jìn)制計(jì)數(shù)器相級(jí)聯(lián)實(shí)現(xiàn)10000分頻，然后通過兩個(gè)T觸發(fā)器實(shí)現(xiàn)四分頻得到100Hz信號(hào)。十進(jìn)制計(jì)數(shù)

37、器的VHDL語言描述見附錄程序1。</p><p>　　2.3.2 掃描電路電路</p><p>　　掃描電路是動(dòng)態(tài)數(shù)碼管顯示的核心部件，通過掃描電路使得同一位數(shù)碼管的段碼、位碼能夠同步選擇并穩(wěn)定顯示數(shù)據(jù)。其VHDL語言描述見附錄程序2.</p><p>　　圖2.7 掃描電路仿真圖</p><p>　　掃描電路是由四位二進(jìn)制計(jì)數(shù)器組成的狀態(tài)

38、機(jī)構(gòu)成的，其仿真圖如圖3.7所示。其中SCAN為掃描時(shí)鐘信號(hào)輸入端，COMCLK為狀態(tài)輸出端。</p><p>　　2.3.3 BCD碼多路選擇器</p><p>　　BCD碼多路選擇器是輸入的四位的BCD碼根據(jù)掃描電路的輸出進(jìn)行選擇，然后通過BCD譯碼器將對(duì)應(yīng)的BCD碼轉(zhuǎn)換成顯示所需要的段碼。見附錄程序3。</p><p>　　2.3.4 BCD譯碼器</p

39、><p>　　BCD譯碼器是將輸入的四位二進(jìn)制數(shù)轉(zhuǎn)換成七段顯示代碼，通過對(duì)應(yīng)的顯示代碼驅(qū)動(dòng)LED顯示相應(yīng)的數(shù)據(jù)，其仿真波形如圖2.8所示。其VHDL語言描述見附錄程序4.</p><p>　　圖2.8 BCD譯碼器仿真波形</p><p>　　2.3.5 位選碼電路</p><p>　　位選碼電路的作用是在掃描電路作用下，依次輸出對(duì)應(yīng)的數(shù)碼管的位

40、選碼。其仿真波形如圖2.9所示。程序見附錄程序5.</p><p>　　圖2.9 位選碼仿真波形</p><p>　　2.4 電子時(shí)鐘計(jì)數(shù)器電路設(shè)計(jì)</p><p>　　電子時(shí)鐘是由兩個(gè)60進(jìn)制計(jì)數(shù)器和一個(gè)二十四進(jìn)制計(jì)數(shù)器組成的，其中二十四進(jìn)制計(jì)數(shù)器用于時(shí)計(jì)數(shù)器，60進(jìn)制計(jì)數(shù)器用于秒和分計(jì)數(shù)器。</p><p>　　2.4.1 秒和分計(jì)數(shù)器設(shè)

41、計(jì)</p><p>　　秒和分計(jì)數(shù)器是由六十進(jìn)制計(jì)數(shù)器組成的，而六十進(jìn)制計(jì)數(shù)器是由一個(gè)十進(jìn)制計(jì)數(shù)器和一個(gè)六進(jìn)制計(jì)數(shù)器組成的 。</p><p>　?。?）系統(tǒng)中采用的十進(jìn)制計(jì)數(shù)器采用74161來設(shè)計(jì)，</p><p>　　其設(shè)計(jì)原理圖如圖2.10所示，其中CLK為外部時(shí)鐘脈沖輸入端，Q0～Q3為計(jì)數(shù)器計(jì)數(shù)值輸出端，CNT為進(jìn)位輸出端，ENT為十進(jìn)制計(jì)數(shù)器使能端，CL

42、RN為十進(jìn)制計(jì)數(shù)器清零端，十進(jìn)制計(jì)數(shù)器仿真圖如圖2.11所示。</p><p>　　圖3.10 十進(jìn)制計(jì)數(shù)器原理圖</p><p>　　圖3.11 十進(jìn)制計(jì)數(shù)器仿真圖</p><p>　　（2）六進(jìn)制計(jì)數(shù)器設(shè)計(jì)</p><p>　　系統(tǒng)中采用的六進(jìn)制計(jì)數(shù)器采用74161來設(shè)計(jì)，其設(shè)計(jì)原理圖如圖2.12所示，其中CLK1為外部時(shí)鐘脈沖輸入端，Q

43、Q0～QQ3為計(jì)數(shù)器計(jì)數(shù)值輸出端，CNT1為進(jìn)位輸出端，ENT1為十進(jìn)制計(jì)數(shù)器使能端，CLRN1為十進(jìn)制計(jì)數(shù)器清零端，六進(jìn)制計(jì)數(shù)器仿真圖如圖2.13所示。</p><p>　　圖2.12 六進(jìn)制計(jì)數(shù)器原理圖</p><p>　　圖2.13 六進(jìn)制計(jì)數(shù)器仿真圖時(shí)序圖</p><p>　?。?）六十進(jìn)制計(jì)數(shù)器設(shè)計(jì)</p><p>　　系統(tǒng)中采用的

44、十進(jìn)制計(jì)數(shù)器與六進(jìn)制計(jì)數(shù)器級(jí)聯(lián)構(gòu)成六十進(jìn)制計(jì)數(shù)器，其設(shè)計(jì)原理圖如圖2.14所示，其中CLK2為外部時(shí)鐘脈沖輸入端，Q0～Q7為計(jì)數(shù)器計(jì)數(shù)值輸出端，CNT2為進(jìn)位輸出端，ENT2為十進(jìn)制計(jì)數(shù)器使能端，CLRN2為十進(jìn)制計(jì)數(shù)器清零端，其中CNT10、CNT6是十進(jìn)制計(jì)數(shù)器和六進(jìn)制計(jì)數(shù)器所生成的封裝庫。</p><p>　　圖2.14 六十進(jìn)制計(jì)數(shù)器原理圖</p><p>　　2.4.2 小時(shí)計(jì)

45、數(shù)器設(shè)計(jì)</p><p>　　電子時(shí)鐘電路的小時(shí)計(jì)數(shù)器是由二十四進(jìn)制計(jì)數(shù)器組成的，系統(tǒng)需要將二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為兩位的BCD碼，然后再送到數(shù)碼管上顯示。</p><p>　?。?）二十四進(jìn)制計(jì)數(shù)器</p><p>　　其仿真圖如圖2.15所示。二十四進(jìn)制計(jì)數(shù)器的VHDL語言描述見附錄程序6。</p><p>　　圖2.15 二十四進(jìn)

46、制計(jì)數(shù)器仿真波形</p><p>　　由二十四進(jìn)制計(jì)數(shù)器生成的圖標(biāo)文件如圖2.16所示：</p><p>　　圖2.16 二十四進(jìn)制計(jì)數(shù)器圖標(biāo)</p><p>　?。?）二十四進(jìn)制計(jì)數(shù)器計(jì)數(shù)值分解電路</p><p>　　時(shí)計(jì)數(shù)器分為時(shí)個(gè)位和時(shí)十位，所以需要將二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分為BCD碼十位和BCD碼個(gè)位，其仿真圖如圖2.17所示，

47、它生成的圖標(biāo)文件如圖2.18所示。其VHDL語言描述見附錄程序7。</p><p>　　圖2.17 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位仿真圖</p><p>　　圖2.18 二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位和個(gè)位生成的圖標(biāo)</p><p>　?。?）時(shí)計(jì)數(shù)器總體電路</p><p>　　時(shí)鐘系統(tǒng)總體電路如圖2.19所示，其中CNT10

48、為十進(jìn)制計(jì)數(shù)器，CNT6為六進(jìn)制計(jì)數(shù)器；CNT23為二十四進(jìn)制計(jì)數(shù)器；ZHHUAN為將二十四進(jìn)制計(jì)數(shù)器的計(jì)數(shù)值分解為十位數(shù)據(jù)和個(gè)位數(shù)據(jù)的轉(zhuǎn)換電路；CLK2為輸入的秒信號(hào)；ENT2為使能信號(hào)，高電平有效。</p><p>　　圖2.19時(shí)鐘系統(tǒng)總體</p><p>　　鍵盤的硬件結(jié)構(gòu)為獨(dú)立式鍵盤，直接連到EPF10K10LC84-4芯片的引腳上，其特點(diǎn)是便于編程操作 。</p>

49、<p>　?。?）開始/停止鍵KEY的設(shè)計(jì)</p><p>　　我們將此鍵經(jīng)去抖后連接一T觸發(fā)器,使其輸出為電平方式,即按鍵盤一次，電平進(jìn)行一次翻轉(zhuǎn)。輸出Q0端接74161芯片的ENT端，從而達(dá)到了控制秒表的啟動(dòng)停止。其原理圖如圖2.20所示。</p><p>　　圖2.20 KEY的MAX+plusII原理圖</p><p>　　（2） 清零鍵KEY1

50、的設(shè)計(jì)</p><p>　　為了使鍵盤達(dá)到按下清零，松開恢復(fù)的功能，KEY1鍵我們應(yīng)用脈沖輸出方式，即按鍵盤一次，輸出一個(gè)脈沖信號(hào)。輸出端Q0連接74161芯片的CLRN端。這樣在按下鍵盤時(shí)輸出為低電平使能CLRN，松開后為高電平，禁止了該引腳。電路圖如圖2.21所示。</p><p>　　圖2.21 KEY1鍵的MAX+plusII原理圖</p><p><

51、;b>　　總結(jié)</b></p><p>　　以上對(duì)電子鐘從硬件設(shè)計(jì)方案的選擇到用硬件描述語言的設(shè)計(jì)，都進(jìn)行了詳細(xì)的介紹?，F(xiàn)在對(duì)本次設(shè)計(jì)工作進(jìn)行一次總結(jié)。</p><p>　　在確定題目后，根據(jù)題目內(nèi)容我首先閱讀了大量的相關(guān)書籍和資料，這使我在腦海中產(chǎn)生出設(shè)計(jì)的雛形，接下來就這個(gè)構(gòu)想將整個(gè)設(shè)計(jì)分為VHDL硬件描述語言的裝置器件FPGA/CPLD的介紹、VHDL語言對(duì)電子鐘的

52、設(shè)計(jì)（七段顯示器的顯示設(shè)計(jì)、時(shí)間計(jì)數(shù)跟時(shí)間顯示、彈跳現(xiàn)象的消除及時(shí)間設(shè)定和顯示）部分。分別對(duì)每一部分翻閱了相關(guān)的資料，逐步的選定方案與電路設(shè)計(jì)程序。</p><p>　　在用VHDL語言編好后，在計(jì)算機(jī)上又對(duì)程序進(jìn)行了編譯、下載到芯片及仿真，修改了程序中的錯(cuò)誤，這樣整個(gè)系統(tǒng)基本完成，最后對(duì)圖紙進(jìn)行了整理，撰寫了這篇論文，至此，全部設(shè)計(jì)都進(jìn)行完畢。VHDL語言通俗易懂，并且更有益撐握模塊工作原理，從而能夠更好的理解

53、系統(tǒng)功能。它還具有很強(qiáng)的電路描述和建模能力，能從多個(gè)層次對(duì)數(shù)字系統(tǒng)進(jìn)行建模和描述，從而大大地簡化了設(shè)計(jì)任務(wù)，提高了設(shè)計(jì)的效率和可靠性。</p><p>　　VHDL支持各種模式的設(shè)計(jì)方法，具有良好的適應(yīng)性，并且具有良好的電路行為描述和系統(tǒng)描述能力，在語言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)表面表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力</p><p>　　本次設(shè)計(jì)重點(diǎn)在于對(duì)VHDL語言的應(yīng)用，以電子鐘作為一個(gè)具體的

54、模型進(jìn)行設(shè)計(jì)。在整個(gè)設(shè)計(jì)的過程中雖然力求合理規(guī)范，也存在著一些缺憾，比如，在對(duì)電子鐘的設(shè)計(jì)中，有些功能模塊的設(shè)計(jì)不是最簡便的方式，同時(shí)肯定還有欠考慮的地方。總之，在系統(tǒng)的軟硬件設(shè)計(jì)上由于能力所限，不一定是最佳選擇；一些設(shè)計(jì)方案可能存在不足，這些有待進(jìn)一步檢驗(yàn)。</p><p>　　在這次的論文設(shè)計(jì)中，我感覺自己得到了一個(gè)難得的鍛煉機(jī)會(huì)，設(shè)計(jì)中能將自己所學(xué)的理論知識(shí)同實(shí)踐相結(jié)合起來，獨(dú)立的進(jìn)行分析、設(shè)計(jì)；而且培養(yǎng)出

55、來一套有計(jì)劃，有步驟進(jìn)行設(shè)計(jì)的習(xí)慣，將對(duì)今后的工作學(xué)習(xí)有非常大的幫助，在設(shè)計(jì)中查閱了大量的資料，豐富了自己的知識(shí)，擴(kuò)展了視野；加強(qiáng)了對(duì)計(jì)算機(jī)的應(yīng)用能力。通過此次設(shè)計(jì)，進(jìn)一步掌握了有關(guān)數(shù)字鐘的工作原理及相關(guān)設(shè)計(jì)知識(shí)。特別是對(duì)其各工作模塊的功能有了更深一步的了解。</p><p>　　在設(shè)計(jì)過程中，對(duì)VHDL語言的運(yùn)用能力也得到了提高。同時(shí)，還深刻體會(huì)到了VHDL在功能設(shè)計(jì)中所具有的優(yōu)越性。</p>&

56、lt;p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 林明權(quán). VHDL 數(shù)字控制系統(tǒng)設(shè)計(jì)范例[M]. 北京:電子工業(yè)出版社.2006 </p><p>　　[2] 盧毅,賴杰. VHDL與數(shù)字設(shè)計(jì)[M]. 北京:科技出版社出版 .2001</p><p>　　[3] 潘松,黃繼業(yè). EDA技術(shù)實(shí)用教程[M]. 北京:科技

57、出版社.2009 </p><p>　　[4] 徐偉業(yè),江冰,虞湘賓. CPLD/FPGA的發(fā)展與應(yīng)用之比較[J].現(xiàn)代電子技術(shù).2007[5] 武玉華,裴榮琪,李莉,周玉坤.多功能電子鐘ASIC設(shè)計(jì)[J],現(xiàn)代電子技術(shù).200 </p><p>　　[6] 楊暉,張風(fēng)言. 大規(guī)模可編程邏輯器件與數(shù)字系統(tǒng)設(shè)計(jì)[M]. 北京:航空航天大</p><p>　　學(xué)出版社

58、.2001 </p><p>　　[7] 褚振勇,翁木云. FPGA 設(shè)計(jì)及應(yīng)用[M]. 西安:電子科技大學(xué)出版社.2001 </p><p>　　[8] 朱明程. 可編程邏輯系統(tǒng)的VHDL設(shè)計(jì)技術(shù)[M]. 南京:東南大學(xué)出版社.2007 </p><p>　　[9] 羅映祥. 基于Multisim 9的數(shù)字電子鐘設(shè)計(jì)與仿真[J]. 現(xiàn)代電子技術(shù).2010<

59、/p><p>　　[10] 候伯享,顧新. VHDL硬件描述語言與數(shù)字邏輯電路設(shè)計(jì)[M]. 西安:電子科技大學(xué)出版社.2003</p><p>　　[11] Altera Corporation. Altera Digital Library[J]. Alter 2006 </p><p>　　[12] Xilinx Inc. Data Book 2001[J]. Xi

60、linx,2001 </p><p>　　[13] VHDL Language Reference Guide[J], Aldec Inc.Henderson NV USA,1999</p><p>　　[14]  VHDL Reference Guide,Xilinx Inc.San Jose USA[J],2006</p><p><b>　

61、　附錄</b></p><p><b>　　程序1</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE. STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><

62、p>　　ENTITY CNT10 IS</p><p>　　PORT(CLK,RST,EN:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　COUT:OUT STD_LOGIC);</p><p>　　END CNT10;</p&

63、gt;<p>　　ARCHITECTURE behav OF CNT10 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK,RST,EN)</p><p>　　VARIABLE CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);</p>&

64、lt;p><b>　　BEGIN</b></p><p>　　IF RST= '1' THEN CQI:= (OTHERS =>'0'); </p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN </p><p>　　IF EN =

65、 '1' THEN </p><p>　　IF CQI < "1001" THEN CQI := CQI + 1; </p><p>　　ELSE CQI:= (OTHERS =>'0'); </p><p><b>　

66、　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　IF CQI = "1001" THEN COUT <= '1'; </p><p>　　EL

67、SE COUT <= '0';</p><p><b>　　END IF;</b></p><p>　　CQ <= CQI; </p><p>　　END PROCESS;</p><p>　　END behav;</p>

68、<p>　　其中，CLK為外部脈沖輸入端；RST為復(fù)位端，高電平有效，EN為使能端，高電平有效；CO為計(jì)數(shù)器的計(jì)數(shù)值輸出端；COUT為進(jìn)位輸出端。</p><p><b>　　程序2</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p>

69、<p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY SCAN IS</p><p><b>　　PORT( </b></p><p>　　SCAN:IN STD_LOGIC; </p><p>　　COMCLK:OUT STD_LOGI

70、C_VECTOR(1 DOWNTO 0)); </p><p><b>　　END;</b></p><p>　　ARCHITECTURE BEHAVE OF SCAN IS</p><p>　　SIGNAL Q:STD_LOGIC_VECTOR(1 DOWNTO 0):="00"; </p><p&g

71、t;<b>　　BEGIN</b></p><p>　　PROCESS(SCAN)</p><p><b>　　BEGIN</b></p><p>　　IF SCAN'EVENT AND SCAN='1' THEN</p><p>　　IF Q=3 THEN</p>

72、;<p><b>　　Q<="00";</b></p><p><b>　　ELSE</b></p><p><b>　　Q<=Q+1;</b></p><p><b>　　END IF;</b></p><p&g

73、t;<b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　COMCLK<=Q; </p><p><b>　　END;</b></p><p><b>　　程序3</b></p><p>

74、;　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY BCDMUX IS</p><p>　　PORT( CLK:IN STD_LOGIC_VECTOR(1 DOWNTO 0); </p><p>　　BCDDATA:IN STD_LOGIC_VECT

75、OR(15 DOWNTO 0); </p><p>　　BCDLED:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); </p><p><b>　　END;</b></p><p>　　ARCHITECTURE BEHAVE OF BCDMUX IS</p><p><b>　　BEGI

76、N</b></p><p>　　BCDLED(3 DOWNTO 0)<=BCDDATA(3 DOWNTO 0) AFTER 5 ms WHEN CLK="00" ELSE</p><p>　　BCDDATA(7 DOWNTO 4) AFTER 5 ms WHEN CLK="01" ELSE</p><p>　

77、　BCDDATA(11 DOWNTO 8) AFTER 5 ms WHEN CLK="10" ELSE</p><p>　　BCDDATA(15 DOWNTO 12) AFTER 5 ms ;</p><p><b>　　END;</b></p><p>　　其中，CLK為輸入選擇，BCDDATA 為輸入數(shù)據(jù)，BCDLED為

78、輸出數(shù)據(jù)。</p><p><b>　　程序4</b></p><p>　　LIBRARY ieee;</p><p>　　USE ieee.std_logic_1164.all;</p><p>　　USE ieee.std_logic_unsigned.all;</p><p>　　ENTIT

79、Y bcdymq IS</p><p><b>　　PORT ( </b></p><p>　　bcdin :IN std_logic_vector(3 DOWNTO 0);</p><p>　　bcdout :BUFFER std_logic_vector(7 DOWNTO 0)</p><p&g

80、t;<b>　　);</b></p><p>　　END bcdymq;</p><p>　　ARCHITECTURE behave OF bcdymq IS </p><p><b>　　BEGIN </b></p><p>　　bcdout(7 DOWNTO 0)<="00111

81、111" WHEN bcdin(3 DOWNTO 0)="0000" ELSE --0</p><p>　　"00000110" WHEN bcdin(3 DOWNTO 0)="0001" ELSE --1 </p><p>　　"01011011" WHEN bcdin(3 DOWNTO 0)=

82、"0010" ELSE --2</p><p>　　"01001111" WHEN bcdin(3 DOWNTO 0)="0011" ELSE --3</p><p>　　"01100110" WHEN bcdin(3 DOWNTO 0)="0100" ELSE --4</p&g

83、t;<p>　　"01101101" WHEN bcdin(3 DOWNTO 0)="0101" ELSE --5</p><p>　　"01111101" WHEN bcdin(3 DOWNTO 0)="0110" ELSE --6</p><p>　　"00000111"

84、; WHEN bcdin(3 DOWNTO 0)="0111" ELSE --7</p><p>　　"01111111" WHEN bcdin(3 DOWNTO 0)="1000" ELSE --8</p><p>　　"01101111" WHEN bcdin(3 DOWNTO 0)="100

85、1" ELSE --9</p><p>　　"01110111" WHEN bcdin(3 DOWNTO 0)="1010" ELSE --A</p><p>　　"01111100" WHEN bcdin(3 DOWNTO 0)="1011" ELSE --B</p><p

86、>　　"00111001" WHEN bcdin(3 DOWNTO 0)="1100" ELSE --C</p><p>　　"01011110" WHEN bcdin(3 DOWNTO 0)="1101" ELSE --D</p><p>　　"01111001" WHEN bc

87、din(3 DOWNTO 0)="1110" ELSE --E</p><p>　　"01110001" WHEN bcdin(3 DOWNTO 0)="1111" ELSE --F</p><p>　　ZZZZZZZZ"; </p><p>　　END behave;</p>

88、<p>　　其中，bcdin為四位二進(jìn)制數(shù)輸入端，bcdout為七段顯示代碼輸出端</p><p><b>　　程序5</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY BIT IS</

89、p><p>　　PORT( CLK:IN STD_LOGIC_VECTOR(1 DOWNTO 0); </p><p>　　LEDENABLE:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); </p><p><b>　　END;</b></p><p>　　ARCHITECTURE

90、BEHAVE OF BIT IS</p><p><b>　　BEGIN</b></p><p>　　LEDENABLE<="1110" WHEN CLK="00" ELSE</p><p>　　"1101" WHEN CLK="01" ELSE</p&

91、gt;<p>　　"1011" WHEN CLK="10" ELSE</p><p><b>　　"0111";</b></p><p><b>　　END;</b></p><p>　　其中，CLK為掃描選擇信號(hào)輸入端，LEDENABLE為位選碼數(shù)

92、據(jù)輸出端</p><p><b>　　程序6</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE. STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　EN

93、TITY CNT23 IS</p><p>　　PORT(CLK,RST,EN:IN STD_LOGIC;</p><p>　　CQ:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);</p><p>　　COUT:OUT STD_LOGIC);</p><p>　　END CNT23;</p><

94、p>　　ARCHITECTURE behav OF CNT23 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK,RST,EN)</p><p>　　VARIABLE CQI:STD_LOGIC_VECTOR(4 DOWNTO 0);</p><p>&

95、lt;b>　　BEGIN</b></p><p>　　IF RST= '1' THEN CQI:= (OTHERS =>'0'); ----計(jì)數(shù)器復(fù)位 </p><p>　　ELSIF CLK'EVENT AND CLK='1' THEN ----檢測(cè)時(shí)鐘上升沿</p><p&g

96、t;　　IF EN = '1' THEN ----檢測(cè)是否允許計(jì)數(shù)</p><p>　　IF CQI < "10111" THEN CQI := CQI + 1; ----允許計(jì)數(shù)</p><p>　　ELSE CQI:= (OTHERS =>'0');

97、----大于23，計(jì)數(shù)值清零</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　IF CQI = "10111" THEN COUT

98、 <= '1'; </p><p>　　----計(jì)數(shù)大于23，輸出進(jìn)位信號(hào)</p><p>　　ELSE COUT <= '0';</p><p><b>　　END IF;</b></p><p>　　CQ <= CQI;

99、 --將計(jì)數(shù)值向端口輸出</p><p>　　END PROCESS;</p><p>　　END behav;</p><p>　　其中，CLK為外部脈沖輸入端，RST為復(fù)位端，高電平有效，EN為使能端，高電平有效，CQ為計(jì)數(shù)脈沖輸出端，COUT為進(jìn)位輸出端。</p><p><b>　　程序7</b><

100、/p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE. STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY zhhuan IS</p><p><b>　　PORT(&l

101、t;/b></p><p>　　interg : IN INTEGER RANGE 0 TO 23;</p><p>　　ten : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p><p>　　one : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));</p><p>　　END zh

102、huan;</p><p>　　ARCHITECTURE behav OF zhhuan IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(INTERG)</p><p><b>　　BEGIN</b></p><p>　　CA

103、SE interg is</p><p>　　when 0|10|20 => one<="0000";</p><p>　　when 1|11|21 => one<="0001";</p><p>　　when 2|12|22 => one<="0010"

104、;</p><p>　　when 3|13|23 => one<="0011";</p><p>　　when 4|14 => one<="0100";</p><p>　　when 5|15 => one<="0101";</p><p&

105、gt;　　when 6|16 => one<="0110";</p><p>　　when 7|17 => one<="0111";</p><p>　　when 8|18 => one<="1000";</p><p>　　when 9|19 =>

106、 one<="1001";</p><p>　　when others=>one<="1110";</p><p><b>　　END CASE;</b></p><p>　　CASE interg is</p><p>　　when 0|1|2|3|

107、4|5|6|7|8|9 => ten<="0000";</p><p>　　when 10|11|12|13|14|15|16|17|18|19 => ten<="0001";</p><p>　　when 20|21|22|23 => ten<="0010";</p>&

108、lt;p>　　when others => ten<="1110"; </p><p><b>　　END CASE;</b></p><p>　　END PROCESS;</p><p>　　END behav;</p><p>　　其中interg為輸入的十進(jìn)制數(shù)據(jù)