利用cpldfpga設(shè)計(jì)綜合計(jì)時系統(tǒng) 開題報告

1、<p>　　畢業(yè)設(shè)計(jì)（論文）開題報告 2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>

2、;　　題 目： 利用CPLD/FPGA設(shè)計(jì)綜合計(jì)時系統(tǒng) 2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　選題的依據(jù)及意義：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TE

3、CHNOLOGY COLLEGE OF NANCHANG UNIV </p><p>　　當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己

4、設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD)。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)

5、設(shè)計(jì)（論文）開題報告 </p><p>　　隨著大規(guī)?？删幊踢壿嬈骷–PLD：復(fù)雜可編程邏輯器件；FPGA：現(xiàn)場可編程門陣列）的飛速發(fā)展，傳統(tǒng)的電路設(shè)計(jì)方法已大為改觀。許多傳統(tǒng)的邏輯電路完全可以用可編程邏輯器件來代替，并且可提高系統(tǒng)的可靠性，減小PCB的面積，使產(chǎn)品小型化，還有利于保護(hù)知識產(chǎn)權(quán)。利用EDA（電子設(shè)計(jì)自動化）技術(shù)設(shè)計(jì)可編程邏輯器件已成為現(xiàn)代電子設(shè)計(jì)的一種必然趨勢。本課題所要完成的電子鐘就是基于F

6、PGA芯片完成的，通過對 EDA數(shù)字鐘的設(shè)計(jì)，熟練使用EDA相關(guān)器件和軟件，所謂萬丈高樓平地起，通過這個比較簡單的設(shè)計(jì)，為以后掌握更高水平的技術(shù)做準(zhǔn)備。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG U </p><p>　　鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報時功能。諸如定時自

7、動報警、按時自動打鈴、時間程序自動控制、定時廣播、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLL </p><p>　　國內(nèi)外研究現(xiàn)狀及發(fā)展趨勢（含文獻(xiàn)綜述）：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開

8、題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）開題報告 題 目： 豁恰尖紙舍 </p><p>　　隨著FPGA技術(shù)的不斷發(fā)展先進(jìn)的ASIC生產(chǎn)工藝已經(jīng)被用于FPGA的生產(chǎn)，越來越豐富的處理器內(nèi)核被嵌入到高端的FPGA芯片中，基于FPGA的開發(fā)成為一項(xiàng)系統(tǒng)級設(shè)計(jì)工程。隨著半導(dǎo)體制造工藝的不同提高，F(xiàn)PG

9、A 的集成度將不斷提高，制造成本將不斷降低，其作為替代ASIC 來實(shí)現(xiàn)電子系統(tǒng)的前景將日趨光明。大容量FPGA 是市場發(fā)展的焦點(diǎn)。FPGA 產(chǎn)業(yè)中的兩大霸主：Altera和Xilinx在超大容量FPGA上展開了激烈的競爭。2007年Altera推出了65nm工藝的StratixIII系列芯片，其容量為67200個L E (Logic Element，邏輯單元)，Xilinx推出的65nm工藝的VitexVI系列芯片，其容量為33792個

10、Slices (一個Slices約等于2個L E)。采用深亞微米(DSM)的半導(dǎo)體工藝后,器件在性能提高的同時，價格也在逐步降低。由于便攜式應(yīng)用產(chǎn)品的發(fā)展，對FPGA 的低電壓、低功耗的要日益迫切。因此，無論那個廠家、哪種類型的產(chǎn)品,都在瞄準(zhǔn)這個方向而努力。伴隨軟/硬IP芯核產(chǎn)業(yè)的迅速發(fā)展，當(dāng)前具有IP內(nèi)核的系統(tǒng)級FPGA的開發(fā)主要體現(xiàn)在兩個方面：一方面</p><p>　　同時隨著新一代FPGA芯片工藝和設(shè)計(jì)方

11、法的進(jìn)步及新的應(yīng)用領(lǐng)域和市場需求的變化, EDA技術(shù)也有突飛猛進(jìn)的發(fā)展，總的趨勢可以概括為：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　一體化工具和方向發(fā)展2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHN

12、OLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　System Verilog 將成為下一代的描述語言2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　EsL 將撐起EDA

13、 產(chǎn)業(yè)大旗2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　Linux提速進(jìn)入EDA領(lǐng)域2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY

14、畢業(yè)設(shè)計(jì)（論文）</p><p>　　模塊化、增量式設(shè)計(jì)成為主流2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　本課題研究內(nèi)容VHDL硬件描述語言在單片F(xiàn)PGA/CPLD器件上實(shí)現(xiàn)多功能電子鐘。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告-

15、1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　本課題研究方案2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　

16、方案：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　在單片F(xiàn)PGA/CPLD器件上實(shí)現(xiàn)計(jì)時模塊、時鐘設(shè)置模塊、報時鬧鐘模塊以LED數(shù)碼塊顯示模塊以及一定的外圍電路。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TE

17、CHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　系統(tǒng)功能描述:2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　用一片F(xiàn)PGA和其它輔助器件構(gòu)成一個綜合計(jì)時系統(tǒng),顯

18、示當(dāng)前的小時、分鐘、秒。還可以通過兩個按鍵進(jìn)行時鐘的預(yù)置，一個是調(diào)節(jié)鍵，用于調(diào)節(jié)目標(biāo)數(shù)位的數(shù)字，對調(diào)節(jié)的內(nèi)容敏感，如調(diào)節(jié)分鐘或秒時，保持按下時自動計(jì)數(shù)，否則以脈沖計(jì)數(shù)；另一個為功能鍵，用于切換不同狀態(tài)：計(jì)時、調(diào)時、調(diào)分、調(diào)秒、調(diào)小時制式；實(shí)現(xiàn)準(zhǔn)點(diǎn)報時功能；實(shí)現(xiàn)鬧鐘功能2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢

19、業(yè)設(shè)計(jì)（論文）</p><p>　　系統(tǒng)狀態(tài)轉(zhuǎn)移圖、頂層方框圖以及系統(tǒng)的外部輸入信號:2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　頂層方框圖和狀態(tài)轉(zhuǎn)移圖如下:2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENC

20、E & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　set FPGA

21、 部分LED顯示2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　Up2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）

22、</p><p>　　2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERS

23、ITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　clock2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE O

24、F NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　FPGA的電子鐘系統(tǒng)頂層方框圖2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　clock信號為系統(tǒng)的工作時鐘信號,頻率為24MHz.通過對其進(jìn)行分頻后

25、作為秒計(jì)數(shù)器的計(jì)數(shù)時鐘信號，set為功能信號，up調(diào)節(jié)信號，按下set鍵調(diào)節(jié)切換不同狀態(tài)，up調(diào)節(jié)對應(yīng)時間, 當(dāng)輸出時間與定時時間比較相同時，鬧鐘報時，輸入整點(diǎn)信號，實(shí)現(xiàn)整點(diǎn)報時。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　研究目標(biāo)及工作進(jìn)度：2 綜合

26、計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　研究目標(biāo)：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p>

27、<p>　　構(gòu)建一個電子鐘模型，并用VHDL硬件描述語言在單片F(xiàn)PGA/CPLD器件上實(shí)現(xiàn)。采用LED顯示，除一般功能外，實(shí)現(xiàn)整點(diǎn)報時及鬧鐘功能。2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　工作進(jìn)度：2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告-

28、1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　五、參考文獻(xiàn)2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì)（論文）</p><p>　　1

29、．高有堂．EDA技術(shù)及應(yīng)用實(shí)踐[M]．清華大學(xué)出版社2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVE </p><p>　　2．黃志偉．FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐[M]．北京：電子工業(yè)出版社．2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 </p><p>　　3．潘松．E

30、DA技術(shù)實(shí)用教程[M] ．北京：科學(xué)出版社．2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLOGY COLLEGE OF NANCHANG UNIVERSITY 畢業(yè)設(shè)計(jì) </p><p>　　4．褚振勇．FPGA設(shè)計(jì)及應(yīng)用[M]．西安：西安電子科技大學(xué)出版社．2 綜合計(jì)時系統(tǒng)的設(shè)計(jì)李爽開題報告- 1 -科學(xué)技術(shù)學(xué)院 SCIENCE & TECHNOLO