3.125gbsserdes發(fā)射系統(tǒng)中pll時(shí)鐘倍頻器的設(shè)計(jì)

1、DesignofPLLFrequencyMultiplierAppliedin3125Gb／sSerDesTransmittingSystemAThesisSubmittedtoSoutheastUniversityFortheAcademicDegreeofMasterofEngineeringBYDouPanSupervisedbyProfFengJunSchoolofIntegratedCircuitsSoutheastUnive

2、rsityMarch2015摘要摘要為了滿足人們對(duì)信息流量不斷增長的需求，一種串行通信技術(shù)SerDes以其成本低、容量大、速度高、抗干擾能力強(qiáng)等優(yōu)點(diǎn)成為高速接口技術(shù)的主流而被廣泛應(yīng)用。本論文設(shè)計(jì)的時(shí)鐘發(fā)生器是SerDes系統(tǒng)中的一個(gè)重要模塊，采用TSMC0181amCMOS工藝實(shí)現(xiàn)，為3125Gb／sSerDes發(fā)射系統(tǒng)提供時(shí)鐘信號(hào)。本論文設(shè)計(jì)的時(shí)鐘發(fā)生器采用電荷泵鎖相環(huán)結(jié)構(gòu)，輸入15625MHz的參考時(shí)鐘，輸出發(fā)射系統(tǒng)所需的3125M

3、Hz和15625GHz的時(shí)鐘信號(hào)。數(shù)字電路部分和輸出緩沖級(jí)電路采用全CMOS邏輯實(shí)現(xiàn)，以降低電路的功耗。其中鑒頻鑒相器采用D觸發(fā)器和或非門邏輯實(shí)現(xiàn)三態(tài)結(jié)構(gòu)，使反饋延遲變小，在消除鑒相死區(qū)的同時(shí)減小了盲區(qū)范圍，提高鑒相精度。電荷泵電路利用增益提升技術(shù)增大輸出端電阻，提高電路匹配性。壓控振蕩器使用三級(jí)環(huán)形結(jié)構(gòu)，每級(jí)延遲單元為差分結(jié)構(gòu)，并加入了正反饋鎖存器，使輸出波形電平轉(zhuǎn)換速度變快、對(duì)稱性變好，同時(shí)降低了相位噪聲。結(jié)合串行器結(jié)構(gòu)設(shè)計(jì)分頻器的

4、分頻比，應(yīng)先進(jìn)行5分頻，輸出占空比為20％、頻率為3125MHz的時(shí)鐘信號(hào)，再進(jìn)行2分頻，輸出與參考時(shí)鐘頻率相等的信號(hào)。整個(gè)電路芯片面積為0395mmx0495mm。由后仿真結(jié)果看出，1vr工藝角下，當(dāng)工作電壓為18V，負(fù)載為50Q，輸出信號(hào)頻率為15625GHz，單端擺幅為33lmV時(shí)，鎖相環(huán)的核心功耗為54mW，鎖定時(shí)間小于400ns。由測試結(jié)果知，該鎖相環(huán)的鎖定范圍為1499GHz～1974GHz，均方根抖動(dòng)為1997ps，功耗為