基于磁盤陣列的雷達回波模擬器的研制.pdf

1、雷達系統(tǒng)模擬是現(xiàn)代雷達系統(tǒng)設(shè)計、驗證的重要手段，它產(chǎn)生的模擬雷達回波信號供給信號處理機，以驗證信號處理機的功能。本文主要探討了一種基于磁盤陣列的雷達回波模擬器的硬件設(shè)計和工程實現(xiàn)，磁盤陣列采用了PC機IDE接口硬盤。硬盤用作信號數(shù)據(jù)儲存介質(zhì)，由于其大容量，可以儲存超長周期的信號波形。采用高速D/A實現(xiàn)輸出信號的高寬帶，采用多片F(xiàn)PGA完成整個系統(tǒng)的時序邏輯控制，比如IDE接口時序的實現(xiàn)，SDRAM的操作等。本系統(tǒng)的設(shè)計關(guān)鍵之一是實現(xiàn)以4

2、0MByte/S的恒定速度對硬盤進行讀操作，為了實現(xiàn)這個操作，采用了大容量高速緩存SDRAM模塊乒乓工作的方案；關(guān)鍵之二是把4路40MByte/S的數(shù)據(jù)流拼接成一路160MByte/S的數(shù)據(jù)流。 本文首先介紹了雷達回波模擬器課題的背景，包括雷達回波模擬器的作用，基本理論和技術(shù)特點。雷達回波模擬器的國內(nèi)外發(fā)展動態(tài)，雷達回波模擬器在國內(nèi)外被廣泛應(yīng)用。本人的主要工作。 其次，介紹了本回波模擬器的設(shè)計理論：DDWS技術(shù)的理論基礎(chǔ)

3、。分析了采樣和重構(gòu)的數(shù)學(xué)模型，得出了一個重要結(jié)論：過采樣可以減少D/A輸出信號的高頻端衰減失真，可以降低低通濾波器的設(shè)計難度，從而提高波形質(zhì)量。 再次，介紹了本雷達回波模擬器的硬件設(shè)計，包括總體硬件結(jié)構(gòu)框圖、系統(tǒng)各部分的硬件設(shè)計。系統(tǒng)各部分的硬件設(shè)計包括計算機接口設(shè)計、大容量高速緩存SDRAM的控制設(shè)計、IDE接口硬盤的控制設(shè)計、關(guān)于D/A的介紹和本系統(tǒng)使用的FPGA的介紹。 再次，介紹了本系統(tǒng)的FPGA軟件的設(shè)計，主要

4、包括如何以40MByte/S的速度讀硬盤、如何數(shù)據(jù)拼接，ATA接口模塊的介紹和SDRAM接口模塊的介紹。最后，給出了模擬器的波形測試結(jié)果，用示波器測出的信號時域波形和用頻譜儀測出的信號的頻譜圖，驗證了指標達到預(yù)期標準。 本文所作的工作主要如下：1.完成模擬器硬件部分的系統(tǒng)設(shè)計。 2.采用VHDL和VerilogHDL語言，實現(xiàn)對4個IDE硬盤的讀寫時序設(shè)計、SDRAM的讀寫操作以及其他控制時序。 3.完成模擬器硬