單片微型計(jì)算機(jī)外設(shè)模塊設(shè)計(jì)技術(shù)研究.pdf

1、本文利用自頂向下的正向設(shè)計(jì)方法，研究使用VerilogHDL語言設(shè)計(jì)兼容IntelMCS-51系列單片機(jī)的外圍設(shè)備模塊。整個(gè)設(shè)計(jì)流程中，設(shè)計(jì)軟件選用Mentor公司的Modelsim編譯仿真軟件、Synplicity公司的SynplifyPRO綜合軟件及Altera公司的QuartusFPGA開發(fā)平臺(tái)，在軟件開發(fā)環(huán)境中完成單片微型計(jì)算機(jī)外設(shè)模塊的前端代碼設(shè)計(jì)、功能仿真驗(yàn)證、最終綜合于Altera公司Cyclone系列FPGA(Field

2、ProgrammableGateArray)芯片上，實(shí)現(xiàn)與IntelMCS-51完全兼容的HP-51型單片微型計(jì)算機(jī)外圍設(shè)備模塊。 本文首先介紹了單片微型計(jì)算機(jī)的發(fā)展歷史、應(yīng)用方向、發(fā)展趨勢(shì)以及大規(guī)模數(shù)字集成電路一般的設(shè)計(jì)流程；接著詳細(xì)說明了本項(xiàng)目設(shè)計(jì)的HP-51型單片微型計(jì)算機(jī)的特點(diǎn)、架構(gòu)及其指令、時(shí)序和中斷系統(tǒng)，并重點(diǎn)分析說明了該型單片微型計(jì)算機(jī)的外設(shè)模塊的功能、結(jié)構(gòu)及工作方式；然后詳細(xì)說明了串行通信接口、定時(shí)/計(jì)數(shù)器兩個(gè)外

3、設(shè)模塊的設(shè)計(jì)過程，并給出了外設(shè)模塊各子功能模塊的輸入輸出端口、部分HDL源代碼、詳細(xì)的模塊功能仿真波形圖和RTL級(jí)電路圖。 本文對(duì)傳統(tǒng)的串行通信接口進(jìn)行了兩點(diǎn)的改進(jìn)：首先在串行接口接收數(shù)據(jù)前，先對(duì)串行數(shù)據(jù)進(jìn)行過濾噪聲干擾處理；接著通過一個(gè)自適應(yīng)波特率發(fā)生器自動(dòng)偵測(cè)出串行數(shù)據(jù)波特率，直接可以將波特率除數(shù)輸入給串行通信接口控制寄存器。同時(shí)將除去噪聲干擾的純凈串行數(shù)據(jù)輸入給串行通信接口，這樣大大增強(qiáng)了串行口的抗噪聲性能。這也是本文的創(chuàng)