VLSI高層測試生成方法的研究.pdf

1、伴隨著集成電路(簡稱IC)的飛速發(fā)展，大規(guī)模電路設(shè)計和復(fù)用方法的需要使得設(shè)計流程迅速轉(zhuǎn)向高層描述，現(xiàn)在大多數(shù)設(shè)計都在寄存器傳輸級（簡稱RTL）進行；同時,人們對電子產(chǎn)品可靠性的需求也與日俱增，為了確保數(shù)字系統(tǒng)的正常工作，就必須對集成電路進行充分的測試；另外，超大規(guī)模集成電路(簡稱VLSI)的設(shè)計越來越離不開CAD工具，設(shè)計的需求推動了CAD工具的發(fā)展。這些現(xiàn)狀都帶來了對傳統(tǒng)門級測試的挑戰(zhàn)，發(fā)展高層測試迫在眉睫。其中，電路的測試生成是測試

2、的核心問題之一。 本文在綜述集成電路測試與設(shè)計驗證的方法與技術(shù)的基礎(chǔ)上，針對目前已有的高層電路模型普遍存在不能很好的同時體現(xiàn)描述的可控性、可觀性和時序信息的問題，從目前電路設(shè)計廣泛采用的寄存器傳輸級的行為描述中，提取了一種新的電路模型－CRG模型，將電路的Verilog HDL描述源文件語句歸為條件語句和賦值語句，抽象成條件－結(jié)果圖模型。該模型能很好的體現(xiàn)電路的控制關(guān)系和一定的數(shù)據(jù)關(guān)系，并且直接體現(xiàn)了時序信息。同時，由于該模型是

3、直接處理源設(shè)計文件而來，因此我們在不了解電路具體的實現(xiàn)功能的情況下也能進行模型提取。然后在此模型基礎(chǔ)上進行測試生成，這是一種基于模擬的、以被測模塊的可控性和可觀性信息為目標的測試生成算法。在模擬的開始階段，不指定任何初始激勵的值，隨著時間幀的推進，進行一系列的模擬之后，將會得到含有若干X值的測試序列，采用一定的方法填充后得到最后所需的完整的測試序列。其生成的測試序列不僅可以用于電路的設(shè)計驗證，而且可以供芯片的功能測試之用。 對部