基于網(wǎng)表層次的多時鐘域時序優(yōu)化研究.pdf

1、深亞微米工藝使得裸片(die)面積減小、芯片頻率提高和成本降低，但是與此同時芯片的復雜度成指數(shù)增加，在芯片設計過程中復用多個高性能的知識產權IP核(Intellectual Property)的片上系統(tǒng)SOC(system on Chip)正逐漸變成現(xiàn)實，進而在時序方面引入了復雜的多時鐘域(Multi-clock domains)問題。同時，電路的功耗、時鐘分布、系統(tǒng)可靠性和工藝大規(guī)模制造優(yōu)化DFM(Design For Manufac

2、tory)等方面帶來一系列的新問題。對于今天的深亞微米設計來說，時序問題是一個核心的問題，因此，修復時序問題變得比以前更為重要。面對復雜的系統(tǒng)時鐘結構，原有的EDA工具和方法很難自動修復所有的時序問題，尤其是在市場上越來越多得應用IP核的系統(tǒng)，復用多IP核結構的SOC越來越普遍，由此引入了復雜的多時鐘域，使得系統(tǒng)時序在物理實現(xiàn)的時候，面臨很多的時序違規(guī)，因此合理的分析和修正時序問題，使時序快速收斂變得越來越重要。 靜態(tài)時序分析由

3、于其高效率和相對較快的運行時間成為了芯片signoff的主要解決方案，本文從靜態(tài)時序分析的一些基本理論入手，不僅通過其分析和驗證時序問題，而且針對復雜時序問題提出了解決方法。首先從前端設計考慮較多的跨時鐘域入手，研究單時鐘域時序問題和解決方法，進而研究多時鐘域的問題，然后以時序問題的核心時鐘樹為出發(fā)點，對緩沖器負載平衡算法進行了分析和改進，最后闡述了多時鐘域時序優(yōu)化策略，基于布局優(yōu)化后的網(wǎng)表層次上，提出了從數(shù)據(jù)鏈路、時鐘鏈路和時鐘樹這三

4、個方面對時序進行優(yōu)化，避免時序問題出現(xiàn)。在深亞微米工藝的芯片物理實施中，根據(jù)宏單元位置擺放不合理會造成布局擁塞的情況，本文提出了宏單元(Macro)布局規(guī)則來獲得布局優(yōu)化。 最后，本文所研究的技術在上海．應用材料研究與發(fā)展基金項目“應用SOC-TOP層的ST-Bus結構可測試性設計方法研究”和上海市教育委員會科研“基于VAC-SOC的CScan-TBus可測性設計方法研究”的項目中得到了很好地驗證，測試其多IP核結構，并取得了較