NAND閃存芯片封裝技術(shù)與可靠性研究.pdf

1、芯片堆疊封裝技術(shù)是實現(xiàn)NAND存儲器的高容量和薄型化的理想解決方案，它能夠滿足市場對存儲器小型化和便攜式的要求。但其進一步的發(fā)展卻受到很多因素的制約，其中最突出的就是針對多層NAND芯片封裝的結(jié)構(gòu)設(shè)計，封裝工藝的良品率和可靠性問題。這些問題已經(jīng)對我國NAND芯片產(chǎn)業(yè)的進一步發(fā)展構(gòu)成了瓶頸制約，并引起了國內(nèi)整個行業(yè)的普遍關(guān)注。因此，迅速并有效的解決這些問題，不僅可以將極大的提升我國NAND芯片封裝技術(shù)能力，也將為我國封裝產(chǎn)業(yè)帶來極大的經(jīng)濟

2、價值。
　　本文立足于我國NAND封裝技術(shù)的實際能力，在認真調(diào)研國內(nèi)封裝技術(shù)和工藝能力的基礎(chǔ)上，提出一種八層NAND芯片的封裝結(jié)構(gòu)，設(shè)計了相關(guān)的工藝加工和可靠性方案，并進一步提出優(yōu)化方案，爭取為我國NAND封裝技術(shù)的發(fā)展做出一些貢獻。
　　本論文的主要工作有：
　　1.提出一種新型八層NAND芯片的LFBGA封裝結(jié)構(gòu)。本文參考JEDEC對封裝器件的求，在長為20mm，寬為16mm，封裝高度為0.9mm的封裝尺寸內(nèi)實現(xiàn)八

3、層NAND芯片的結(jié)構(gòu)設(shè)計。
　　2.提出八層NAND芯片LFBGA封裝的工藝方案。在初步設(shè)計工藝方案后，針對NAND封裝工藝中出現(xiàn)的芯片裂紋(Die Crack)，芯片碎裂(Chipping)以及引線鍵合失效(Bond Lift)等缺陷運用試驗設(shè)計方法DOE(Design of Experiment)研究，對相關(guān)工藝參數(shù)，材料進行統(tǒng)計分析，找出最佳方案以提高良品率，降低封裝成本，從而提高我國封裝企業(yè)的市場競爭力。
　　3.提