基于FPGA的數(shù)字接收機高精度測頻技術(shù).pdf

1、隨著FPGA技術(shù)朝著高速、高集成度方向發(fā)展，其被廣泛地應(yīng)用于實時或準實時處理場合。在現(xiàn)代電子戰(zhàn)接收機中，算法靈活多樣、測頻精度高的數(shù)字接收機逐漸成為發(fā)展趨勢。因此，利用FPGA技術(shù)來實現(xiàn)數(shù)字接收機高精度測頻這一設(shè)計思想將具有十分重要的應(yīng)用價值和科技戰(zhàn)略意義。
　　 本文主要研究了基于FPGA的數(shù)字接收機測頻技術(shù)。首先介紹了多種測頻算法的原理，并對各種算法在MATLAB軟件上仿真測試，重點闡述了本系統(tǒng)中采用的FFT頻域算法，在此基

2、礎(chǔ)上完成了測頻系統(tǒng)的軟件設(shè)計；其次，在驗證了軟件方案的可靠性和可實現(xiàn)性之后，分析了測頻系統(tǒng)的硬件結(jié)構(gòu)，采用VHDL語言對各硬件模塊進行編程，其中涉及到Altera公司提供的高效的IP核，采用了改進型不恢復(fù)余數(shù)求方根算法來實現(xiàn)的開平方運算，采用狀態(tài)機方式來實現(xiàn)的測頻系統(tǒng)控制模塊等。通過QuartusⅡ軟件對系統(tǒng)進行硬件仿真，測試出來的誤差頻率控制在100KHz以內(nèi)；最后設(shè)計了一種FFT算法的FPGA實現(xiàn)方案，該設(shè)計全部由Verilog H