片上互連網(wǎng)絡組件設計及其驗證研究.pdf

1、近50年來，半導體工藝和集成電路技術飛速發(fā)展，單個芯片集成的晶體管數(shù)量越來越多，完成的功能越來越復雜，系統(tǒng)芯片(SoC，System on Chip)的概念應運而生。系統(tǒng)芯片指在單一芯片上實現(xiàn)完整的系統(tǒng)級功能，主要特征為知識產(chǎn)權(quán)(IP，Intellectual Property)核重用和總線技術。隨著SoC集成度的不斷擴大，基于總線技術的SoC設計遇到了一系列瓶頸，如吞吐量受限，功耗、面積迅速增加，全局時鐘難以同步，系統(tǒng)擴展性受限等，這

2、大大制約了芯片規(guī)模的擴大和性能的提高。為了克服總線結(jié)構(gòu)的不足，一些研究組織提出將片上互連網(wǎng)絡(OCIN，On-Chip Interconnection Networks)結(jié)構(gòu)應用于SoC設計，借鑒并行計算機互連網(wǎng)絡的思想來實現(xiàn)大量lP核的互連，稱為網(wǎng)絡化芯片(NoC，Networks on Chip)。NoC采用全局異步局部同步(GALS，Globally-Asynchronous LocaIIy-Synchronous)技術，支持并行

3、通信，具有良好的擴展性。 片上互連網(wǎng)絡一般由資源節(jié)點、通信節(jié)點和通信鏈路組成，資源節(jié)點完成系統(tǒng)運算，通信節(jié)點實現(xiàn)資源節(jié)點間的通信，通信鏈路連接資源節(jié)點和通信節(jié)點。論文論述片上互連網(wǎng)絡通信節(jié)點的設計實現(xiàn)，研究片上互連網(wǎng)絡的仿真驗證方法。 論文提出片上互連網(wǎng)絡路由器設計參數(shù)和設計流程。將參數(shù)融入到設計流程中，設計并實現(xiàn)了參數(shù)化路由器(PRNoC，Parameterized Router for NoC)。參數(shù)化路由器設計參數(shù)

4、分為基本參數(shù)、擴展參數(shù)和性能約束參數(shù)，具有參數(shù)化、分布式、可測試、可擴展的特性。實驗結(jié)果表明，PRNoC在TSMC 0.13um標準單元工藝下，worst caSe主頻超過400MHz，占用0.25mm2硅片面積。 論文針對異質(zhì)多處理器片上互連網(wǎng)絡系統(tǒng)，設計了5類基于連接的、無丟失的網(wǎng)絡通信協(xié)議。系統(tǒng)網(wǎng)絡接口的設計依賴于資源節(jié)點的特性，根據(jù)資源節(jié)點的不同特性，論文設計實現(xiàn)了3類嘲絡接口，分別稱為主節(jié)點網(wǎng)絡接口，計算節(jié)點網(wǎng)絡接口，

5、從節(jié)點網(wǎng)絡接口。網(wǎng)絡接口與通信協(xié)議有機配合，極大地提高了網(wǎng)絡通信效率。實驗結(jié)果表明，網(wǎng)絡接口在TSMC0.13um標準單元工藝下，worst case主頻超過400MHz。 在設計片上互連網(wǎng)絡通信節(jié)點的基礎上，論文提出了片上互連網(wǎng)絡的仿真驗證方法。采用層次化仿真驗證方案，自下而上、軟硬件協(xié)同進行。仿真驗證過程分為四層：基本組件仿真驗證、鏈路層仿真驗證、網(wǎng)絡層仿真驗證及系統(tǒng)聯(lián)合仿真驗證。論文在Modelsim及FPGA平臺上構(gòu)建了