串并結合的維特比算法的FPGA實現(xiàn).pdf

1、卷積碼是一種應用廣泛的信道糾錯碼，維特比算法是卷積碼近最優(yōu)的譯碼算法。隨著FPGA芯片處理能力和設計的靈活性發(fā)展，在FPGA芯片中完成維特比譯碼算法成為了通信系統(tǒng)設計的一個有效手段。 本文在分析研究維特比算法的基礎上，設計并實現(xiàn)了了一個軟判決維特比譯碼器。譯碼器引入了串并結合的設計結構，和全并行的設計相比，在滿足譯碼速度的同時，節(jié)約了芯片資源；提出了一種路徑度量值存儲器的組織方式，簡化了控制模塊的邏輯電路，優(yōu)化了系統(tǒng)的時序；在幸

2、存路徑的選擇輸出上采用了回溯譯碼方法，減少了寄存器的使用，降低了功耗和設計的復雜度。本論文設計的譯碼器能夠同時對兩路可變速率的數(shù)據進行譯碼運算，達到了資源占用和數(shù)據吞吐量之間的平衡，其譯碼運算的核心模塊具有較強的可移植性，能夠應用于其他的通信系統(tǒng)之中。 本論文使用Verilog語言在Xilinx ISE開發(fā)環(huán)境下完成了譯碼器的FPGA實現(xiàn)，在實現(xiàn)過程中采用了流水線等FPGA設計方法，提高了算法的運行效率。為了驗證設計的正確性，在