14比特50M采樣率的PipelineADC設(shè)計研究.pdf

1、隨著數(shù)字信號處理、通信技術(shù)高速發(fā)展，對作為模擬信號與數(shù)字信號接口的模數(shù)轉(zhuǎn)換器的也提出越來越高的要求，主要表現(xiàn)為高速度、高精度及低功耗的設(shè)計。而流水線模數(shù)轉(zhuǎn)換器（Pipeline ADC）是高速與高精度最好的折中，所以本文詳細研究了Pipeline ADC的功耗優(yōu)化設(shè)計及其數(shù)字校準的系統(tǒng)級設(shè)計，再根據(jù)系統(tǒng)提供的設(shè)計參數(shù)進行電路原理圖設(shè)計。
　　運放的有限增益、有限單位增益帶寬、失調(diào)電壓及非線性的誤差、電容的失配誤差、開關(guān)電阻的誤差、

2、kT/C噪聲及時鐘抖動噪聲等非理想因素使得 Pipeline ADC的性能下降。本論文通過詳細分析Pipeline ADC子級電路中的各種非理想因素，并對其進行 Matlab建模，了解各種因素對整個 ADC的影響及確定它們在電路中的影響程度?；诖四Ｐ停瑢φ麄€Pipeline ADC進行功耗優(yōu)化設(shè)計，得出最優(yōu)化功耗的Pipeline ADC與各個子模塊電路的設(shè)計參數(shù)。為了進一步降低功耗及減小工藝本身存在的誤差，采用了基于偽隨機數(shù)相關(guān)性原

3、理的數(shù)字后臺自校準技術(shù)，根據(jù)偽隨機信號與輸入信號的不相關(guān)性及其自相關(guān)特性提取Pipeline ADC子級的線性誤差，并在數(shù)字域校準這些誤差。
　　本文設(shè)計了14比特50M采樣率Pipeline ADC，在特定的工藝條件下，根據(jù)Matlab模型的仿真結(jié)果確定了系統(tǒng)由2級2.5比特、10級1.5比特和1級2比特組成，其中前兩級采用數(shù)字后臺校準技術(shù)，最后2比特用于數(shù)字校準，在引入1％的電容失配的情況下，仿真對比表明該算法使得系統(tǒng)DNL、

4、INL分別提高了0.25LSB和16.5LSB，SFDR提高了13.4dB。同時，編寫了verlog代碼以便與電路進行聯(lián)合仿真，通過仿真也獲得了與Matlab一樣的效果。最后，根據(jù)系統(tǒng)仿真提供的電路設(shè)計參數(shù)，采用0.35μm CMOS工藝設(shè)計了一個帶數(shù)字后臺校準的ADC，并通過對ADC電路的整體仿真，得到DNL為-0.175LSB，INL為1.625LSB，ENOB為13.21bit，SFDR為100.01dB，THD為97.46dB。