LTE-Advanced系統(tǒng)功率放大器數(shù)字預失真研究.pdf

1、隨著無線通信技術(shù)的發(fā)展，寬頻帶和高速率的信號不斷出現(xiàn)以滿足不斷增長的無線業(yè)務需求。LTE-Advanced信號因其高頻譜利用率和高速數(shù)據(jù)傳輸越來越受到關(guān)注。本文基于DSP+FPGA的數(shù)字預失真(DPD)系統(tǒng)方案，利用DSP提取逆模型參數(shù)，F(xiàn)PGA實現(xiàn)相應的逆模型，在LTE-Advanced信號下對100MHz帶寬的功率放大器進行數(shù)字預失真研究和驗證。
　　 首先，在LTE-Advanced數(shù)字預失真系統(tǒng)的200MHz時鐘頻率下，

2、實現(xiàn)高速DDR2內(nèi)存與FPGA之間的數(shù)據(jù)傳輸，以及DSP和FPGA在100MHz時鐘頻率下EMIFA接口的設(shè)計。
　　 其次，利用非線性階數(shù)為5、記憶長度為2的記憶多項式模型對中心頻率為1.95GHz、輸出功率40dBm的Doherty功率放大器進行DPD驗證，采用的信號為100MHz帶寬的5載波LTE-Advanced信號，峰均比為7.5dB。驗證結(jié)果表明，經(jīng)DPD處理后功放ACLR改善超過9dB;為進一步提升功放線性度，采用

3、記憶深度為2、門限數(shù)為10的簡化二階非線性濾波模型對相同功放進行DPD，ACLR改善量超過12dB，其改善性能遠勝于記憶多項式模型。
　　 此外，為驗證DPD多次迭代的性能，利用簡化二階非線性濾波模型對中心頻率為1.95GHz的Doherty功放在輸出功率36dBm至41dBm時進行DPD迭代，迭代6次后功放的ACLR分別有9-16dB的改善。
　　 最后，為比較驗證簡化二階非線性濾波模型、記憶多項式模型、簡化二階DDR

4、模型DPD性能，預算FPGA實現(xiàn)時硬件資源消耗量，采用峰均比為7dB的100MHzLTE-Advanced信號，對中心頻率2.55GHz、輸出功率為40dBm的Doherty功放進行基于軟件的數(shù)字預失真。結(jié)果表明，記憶多項式模型在FPGA實現(xiàn)上具有最小的硬件資源要求，但是其DPD性能有限;簡化二階DDR模型雖然具有最佳的DPD性能，但是在FPGA實現(xiàn)上耗費大量的硬件乘加資源，而且實現(xiàn)結(jié)構(gòu)復雜;簡化二階非線性濾波模型具有較簡單的FPGA實